上網時間 : 2008年05月05日
Synplicity公司日前宣佈第一個提供完整FPGA設計建置的通用IP整合安全流程──ReadyIP計劃。該計劃目標鎖定於簡化FPGA系統設計中的IP取得、評價和使用流程，讓用戶可藉由使用Synplify Pro或Synplify Premier等標準整合式合成環境方案，在其FPGA設計中輕鬆實現並整合不同第三方廠商的IP。
該ReadyIP 計劃包含利用標準的IP加密技術與版權管理來簡化系統評估的過程。System Designer是一種獨立不同的新技術並擁有整合獨立IP的功能，同時亦是Synplicity電路合成解決方案的一部份，利用「只要按鈕即可啟動」的網路權限，直接從Synplicity的FPGA設計環境獲得第三方供應商的IP，並利用SPIRIT Consortium的IP-XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作，當然也包括利用公司內部自行開發的IP。
Synplicity同時宣佈其ReadyIP計劃已獲得多家IP供應廠商的認同及支援，包括ARM、CAST、Gaisler Research和Tensilica，客戶將可透過這項新計劃從這些廠商獲得經過篩選的加密IP，並在多種不同的FPGA裝置平台上實現。
Synplicity 指出，由於該ReadyIP計劃具備可使用戶在取得技術授權前試用IP、提高使用IP整合系統時的設計效率，以及利用標準規格自行製己內部IP重複使用的整合流程等優勢，可說是產業的一大突破，並提供一個涵蓋整個產業的標準化設計流程，特別是其使用IP建置將使現有FPGA客戶受益。
該ReadyIP 解決方案可讓設計師在Synplicity的FPGA的合成開發環境下獲得第三方IP以及內部開發的IP；而如果選擇了Synplicity的 System Designer方案，則可該方案的功能來簡化IP整合流程。這個IP取得的功能是整合在Synplicity的合成環境，並經由網路瀏覽器取得。
ReadyIP 流程不僅支援SPIRIT Consortium的IP-XACT產業標準規格IP的整合和配置，也支援Synplicity的OpenIP加密方法，使IP供應商能夠安全地為潛在客戶和現有客戶提供IP。Synplicity現已捐贈此一加密方法給IEEE，其標準化的過程現正由IEEE P1735工作群組執行。
