上網時間 : 2008年05月05日
Synplicity公司日前宣佈第一個提供完整FPGA設計建置的通用IP整合安全流程──ReadyIP計劃。該計劃目標鎖定於簡化FPGA系統設計中的IP取得、評價和使用流程，讓用戶可藉由使用Synplify Pro或Synplify Premier等標準整合式合成環境方案，在其FPGA設計中輕鬆實現並整合不同第三方廠商的IP。
該ReadyIP 計劃包含利用標準的IP加密技術與版權管理來簡化系統評估的過程。System Designer是一種獨立不同的新技術並擁有整合獨立IP的功能，同時亦是Synplicity電路合成解決方案的一部份，利用「只要按鈕即可啟動」的網路權限，直接從Synplicity的FPGA設計環境獲得第三方供應商的IP，並利用SPIRIT Consortium的IP-XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作，當然也包括利用公司內部自行開發的IP。
Synplicity同時宣佈其ReadyIP計劃已獲得多家IP供應廠商的認同及支援，包括ARM、CAST、Gaisler Research和Tensilica，客戶將可透過這項新計劃從這些廠商獲得經過篩選的加密IP，並在多種不同的FPGA裝置平台上實現。
Synplicity 指出，由於該ReadyIP計劃具備可使用戶在取得技術授權前試用IP、提高使用IP整合系統時的設計效率，以及利用標準規格自行製己內部IP重複使用的整合流程等優勢，可說是產業的一大突破，並提供一個涵蓋整個產業的標準化設計流程，特別是其使用IP建置將使現有FPGA客戶受益。
該ReadyIP 解決方案可讓設計師在Synplicity的FPGA的合成開發環境下獲得第三方IP以及內部開發的IP；而如果選擇了Synplicity的 System Designer方案，則可該方案的功能來簡化IP整合流程。這個IP取得的功能是整合在Synplicity的合成環境，並經由網路瀏覽器取得。
ReadyIP 流程不僅支援SPIRIT Consortium的IP-XACT產業標準規格IP的整合和配置，也支援Synplicity的OpenIP加密方法，使IP供應商能夠安全地為潛在客戶和現有客戶提供IP。Synplicity現已捐贈此一加密方法給IEEE，其標準化的過程現正由IEEE P1735工作群組執行。
2008年5月9日 星期五
2008年4月30日 星期三
利用先進的FPGA I/O功能降低總體PCB製造成本
本文介紹了利用現代FPGA架構的先進性能管理PCB複雜性的新方法，即可以減少PCB佈線的擁塞，減少設計反覆、重新設計次數以及降低層和元件的數量。同時也概述了利用FPGA的靈活I/O特性降低PCB製造成本的方法。
內建嵌入式處理器、DSP和記憶體模組的高階FPGA有替代整個ASIC的趨勢。最新的FPGA元件能夠專門利用多個通用 I/O接腳來製作更寬的配置匯流排，因而加速編程時間，而這些接腳在配置完成後仍可作為正常的I/O接腳使用。元件複雜度的增加意味著接腳數量的增加，這會提高在PCB上整合這些元件的難度和成本。設計小組必須認真應對這一挑戰，以確保使用這些新的可程式元件時不會影響到產品的成本和上市時間。
接腳數量超過1,000的FPGA會給電路板設計帶來很大的麻煩。採用人工方式對這麼多數量的接腳進行佈局和佈線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反覆。儘管接腳數量提高了，封裝上的接腳間距仍保持不變，但PCB上的接腳密度卻有顯著的增加。隨之產生的佈線擁塞意味著大多數PCB設計師必須具備高密度互連(HDI)製造製程方面的豐富經驗。包含高數量接腳FPGA元件的PCB需要更多層的電路板，底線是每增加一層，製造成本增加10%到20%。
理想的I/O標準選擇和配置必須考慮PCB的電氣特性。最新FPGA元件的高速串列I/O使得FPGA和系統板之間的介面成為特別棘手的問題。例如數Gb收發器(MGT)技術旨在顯著縮短數據路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰。設計師現在不是擔心系統時序、上衝/下衝、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。
數Gb差分訊號的訊號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數)、過孔損耗和連接器損耗。根據具體實體位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數FPGA製造商推薦將數Gb收發器放置在 FPGA的四周，以避免打孔到內部訊號層。根據FPGA製造商的規格要求，仔細的堆疊規劃對這些訊號而言至關重要，以便達到仔細校準過的差分阻抗。
為了進一步解決好問題，FPGA I/0設計是靈活的。其它任何矽片技術都無法提供像FPGA元件這樣靈活的介面特性。過去由於電路板設計和FPGA設計小組沒有取得I/O設計同步致使許多PCB需要重新設計情況時有產生。具有I/O新功能的高接腳數量元件會顯著地增加PCB製造成本和整體上市時間，在這種情況下，本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的鴻溝。
傳統的突破
FPGA設計流程採用的方法基於硬體描述語言，而PCB仍採用原理圖輸入方法。對複雜度不高的元件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種連續步驟：
1. FPGA設計師定義設計頂層模組，並設立邏輯訊號；
2. FPGA設計師在FPGA合成步驟中鎖定一些特殊訊號(時脈訊號、專門的高速訊號)；
3. FPGA供應商的佈局佈線軟體自動將其它的FPGA頂層訊號分配到實體元件接腳，並製作FPGA接腳映射文件；
4. FPGA小組將接腳映射資訊發送給PCB設計小組，同時庫管理員製作FPGA元件的定義；
5. PCB設計師製作FPGA的符號並將它導入PCB原理圖設計；
6. 根據PCB的原理圖進行PCB的佈局佈線。
將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介於步驟3和4之間)。每個接腳有很多屬性，包括邏輯訊號名、實體接腳號、接腳方向、接腳組(接腳交換組)、FPGA元件普通接腳名稱和差分訊號接腳對等。這樣，有一千個接腳的元件意味著PCB庫管理員需要無任何差錯地輸入6,000個數據。為了適合原理圖紙張的大小，高接腳數量的符號通常需要被分割成若干部份。這些部份的符號製作和管理工作需要花數天到數周的時間。每次FPGA到訊號接腳映射關係的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯訊號名和實體接腳號在FPGA流程和PCB流程之間沒有得到同步，那麼放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA佈局佈線流程中，I/O設計肯定是要修改的，因為佈局佈線需要‘I/O自由分配’以滿足FPGA的時序約束條件。FPGA設計師必須採取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由於在PCB設計時整合高數量接腳FPGA元件的代價非常高，設計小組經常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB製造成本的機會。許多設計小組很早就鎖定了I/O分配，隨後卻發現為了滿足PCB佈線或性能要求必須改變FPGA I/O的設計。由於沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。
兩方面的約束條件
約束條件可以分成兩個部份，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計時序要求(時序約束)、元件的規模和架構(佈線約束)以及應用於I/O緩衝記憶體的I/O標準(I/O約束)。導入可配置的I/O ASIC巨集單元意味著每個元件具有更大的靈活性，可以支援更廣泛的信號傳輸標準，但這也會造成緊密相鄰的元件應採用哪個標準的約束情況。為了最大化這樣的靈活性，可以將元件訊號分成若干I/O組，因而使分配規則進一步複雜。每一種約束都會影響I/O的分配。
在電路板設計這邊，最佳的I/O分配取決於可用佈線層的數量和PCB上元件的方位(佈線約束)。除了佈線約束外，PCB版圖必須滿足訊號完整性(SI)和整個系統設計時序約束條件(SI和時序約束)。由於這些SI和時序約束會限制電路板上走線的長度、空隙和其它實體參數，因此也會影響I/O埠的接腳位置。下面列出了可能會影響I/O設計一些約束條件：
* FPGA時序
* FPGA可佈線性
* FPGA I/O
* PCB可佈線性
* PCB SI和時序
因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協調。
橋接FPGA-PCB設計流程
FPGA設計師必須滿足合成和佈局佈線約束以符合時序規定要求，而PCB設計師必須在後端約束設計以便滿足系統級的時序和SI要求。隨著設計複雜性的提高，這些約束在兩個設計流程之間可能產生衝突。
第一個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環境中所使用的工具套件的一致性。基於語言的FPGA HDL描述必須被正確地描述成包含接腳分配數據的原理圖符號，並保持與PCB版圖工具的正確鏈接。最後，這兩個設計領域必須透過PCB上正確的FPGA接腳分配來保持同步，並以原理圖符號和PCB外形資料庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。
例如，為了滿足嚴苛的上市時間目標，一塊PCB可能包含多個平行設計高接腳數FPGA。每個FPGA封裝內接腳輸出的變化必須連續反饋給PCB原理圖和版圖設計資料庫。PCB的高速SI分析工具必須能夠存取I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB佈線也可能要求FPGA接腳輸出的調整。在這雙重追蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA 供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。
最大的障礙在於將FPGA佈局佈線工具結果傳送給原理圖和PCB版圖工具。如前所述，對於1,000個接腳以上的單個 FPGA元件來說，這一過程可能要花一周的時間。隨著平行的FPGA-PCB設計過程的進行，接腳輸出變化(典型情況是4到6次)以及缺少完全自動的 FPGA工具到PCB原理圖符號和幾何傳送過程，將導致設計進度被打亂。如果PCB設計系統能夠理解FPGA的接腳交換和驅動器規則，那麼就能在PCB環境中實現這些接腳的變化，並自動反饋給FPGA工具。
為了確保獲得正確的性能，需要執行包括PCB上實際佈線在內的高速驗證。隨著數Gb高速訊號的普及，FPGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz範圍內進行訊號分析的PCB驗證工具，整個設計SI和性能就能得到充分驗證。
設計小組可能分佈在世界上不同的地區，這在大型組織機構中經常見到。這時需要採用內建數據管理方法學使設計師們合作進行FPGA的板上整合，並追蹤任何一個設計師做出的每個修改。因此讓這兩個工具套件一起工作的關鍵在於這兩個流程所採用的工具之間的緊密介面。
如果設計小組能在FPGA I/O設計階段就開始前端的合作，那麼他們勢必就能消除設計反覆。對於適合FPGA和PCB實現的獨特平行、互動式設計方法來說這是一種非常迫切的需求，它能最大可能地製作可佈線的設計，並一次性地滿足SI和時序要求。新的整合化系統設計工具，如明導資訊公司的I/O Designer，就提供了這樣一種能夠滿足這些特殊需求的合作環境。
一致性、自動化和可擴充性
大多數FPGA I/O設計產生在設計過程中的邏輯抽象級。而實際上為了便於完成PCB設計過程，I/O設計必須在實體級進行。在設計過程中給每套約束指定優先級後形勢將變得更複雜。
如果目標只是盡快完成電路板原型，那麼接腳輸出必須在設計過程早期固定下來。理想情況是，為了滿足PCB約束條件並得到最最佳化的PCB，PCB版圖設計師應該在PCB版圖設計過程中決定接腳的分配方案，同時自動完成所有的FPGA約束。過去，I/O分配是由FPGA供應商提供的佈局佈線工具自動完成的，很少考慮到PCB的要求。然而，隨著PCB複雜度的提高，這一過程需要得到設計小組的認真管理。因此目前典型的設計過程是在合成和佈局佈線過程之前就定義好這些前端約束。一般這些約束先被定義在特殊工具約束文件中，再直接傳遞給合成工具，然後轉送給佈局佈線工具。透過 ASCII約束文件定義約束條件時要求設計師在分配I/O埠之前很好地理解FPGA I/O接腳詳細內容和分配規則(FPGA I/O約束)。而這一工作一般是由FPGA設計師完成的，但他們可能不太明白PCB版圖細節，因此不會最最佳化這一部份設計。
I/O設計過程是將所選FPGA連接到電路板上所有周邊元件時最佳化接腳分配的第一個步驟。I/O Designer能夠解決這一問題。為了最終決定電路板最佳化過程，I/O Designer將管理和控制PCB版圖設計過程中的接腳交換，同時確保這些交換不會破壞任何的FPGA技術規則。I/O Designer能使用戶以特殊的方式貫穿整個設計流程，從頂層HDL描述到PCB級符號，甚至到FPGA佈局佈線工具所需的實體接腳資訊。它能背注佈局佈線、PCB原理圖和版圖工具中產生的任何FPGA修改。因此這樣的工具能為設計HDL和FPGA實體實現的數位工程師以及採用元件符號的電路板設計師提供一個集中統一的環境。這樣做具有下面三大優點：
一致性。每當設計師修改接腳輸出時，這種變化應該自動傳遞給FPGA設計用到的其它設計工具。如果PCB設計師決定交換兩個接腳，而這種交換又會影響到FPGA的內部佈線。I/O Designer能夠確保FPGA和PCB流程是一致的。作為一種數據管理工具，它監視每個流程並管理所有產生的變化。它能追蹤PCB的接腳交換，並即時修改相關的文件。I/O Designer會根據HDL設計和接腳I/O分配過程產生FPGA佈局佈線約束，並根據‘後佈線’接腳數據製作必要的符號、原理圖和分層關係。
自動化。FPGA佈局佈線過程的自動化以及時序和I/O約束的管理相對比較容易實現。但PCB版圖設計過程的全自動化比較困難，因為有許多可變因素需要考慮。在PCB版圖設計過程中，設計師要考慮整個電路板的佈線，同時又要避免破壞任何時序、SI和可佈線性約束條件。因此任何設計用於在電路板上整合FPGA的工具需要重點實現FPGA約束管理的自動化，同時允許設計師在PCB版圖設計中能集中精力執行‘難以自動完成’的任務。這樣的工具還必須有內建的包含了Altera、Actel和Xilinix等供應商提供的必要元件資訊的庫，以便使約束得到順利實施以及使FPGA和 PCB設計流程中所有工具能夠得到良好地整合。I/O Designer可以利用I/O設計資訊自動產生必要的符號和原理圖，並在I/O分配修改時維護好這些原理圖。如果變化來自於FPGA一側，那麼原理圖經過簡單更新後就可將變化傳遞給PCB版圖工具。
可擴充性。在設計階段重新選用規模更大或更小的元件比較常見。由於FPGA元件的每個接腳具有特殊的屬性(如前所述可定義為 FPGA I/O約束)，設計師在分配I/O接腳時需要考慮向更大或更小規模元件轉移的可能性。有了I/O Designer後，設計小組在決定切換至更大或更小FPGA時就無需重新分配I/O。由於改變I/O設計經常會造成額外的電路板重新設計工作，因此，如果沒有十分的必要應避免這樣的作業。
利用FPGA的靈活性
現代FPGA架構包含可程式的I/O，可支援50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分訊號(LVDS)I/O 標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現代的FPGA元件架構將接腳集合分組成‘接腳組(pin-bank)’。在同一個接腳組中接腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同接腳組中的接腳可能被指定不相容的I/O標準，因此會導致不同的情況。
一種情況是為了滿足PCB互連性能要求或PCB的可佈線性，PCB設計師可能要求修改FPGA I/O接腳。另外一種情況是最初的接腳改變造成了不同I/O標準同時存在的問題，迫使已有訊號轉移到新的接腳組。最後一種情況是前一種情況下重新定位的訊號又造成了不同I/O標準同時存在的問題，迫使現有訊號被轉移到新的接腳組。
LVDS訊號線對主要用於高速訊號傳輸，此時SI問題比較突出。當FPGA元件中的一個訊號被賦於LVDS I/O標準時，這個FPGA訊號就需要用到FPGA封裝中的2個接腳。LVDS訊號會改善PCB的性能，但也會產生附加的約束條件。LVDS線對必須： 1)長度差在±10%之內；2)在整個走線長度內差分線對保持固定的間距。
FPGA邏輯訊號使用太多的LVDS I/O標準會導致使用更大且具有更多接腳的FPGA封裝。而不採用LVDS I/O標準意味著產品性能會受到限制，甚至達到許多產品設計小組無法接受的程度。從單個接腳到雙接腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用最少的LVDS I/O訊號滿足系統性能約束條件。總之，盡量減少LVDS的使用可以降低PCB製造的複雜性和成本。
在I/O Designer等工具中置入I/O接腳組規則(PCB設計師很容易透過直觀易用的GUI學會)可以釋放PCB設計師的精力，開拓他們的視野，因而讓他們更有效地參與FPGA I/O設計過程。在掌握了FPGA I/O的平行FPGA和PCB小組設計、實現了FPGA和PCB設計流程中實體整合的自動化後，設計小組就能充分利用FPGA I/O的靈活性減少PCB佈線的擁塞。認真檢查現代FPGA架構和它們的用途可以發現很多有趣的事實：
* 在同一接腳組中的接腳很容易實現交換；
* 設計中同一匯流排內的訊號一般都分配到同一接腳組(充分利用接腳的易交換性)；
* 對設計中的匯流排訊號來說接腳組並不代表最佳的實體設計。(從圖3可以看出，使用相同的接腳組會迫使匯流排訊號在PCB上相互交叉)
通常學會高效地使用多個接腳組可以實體最佳化FPGA的I/O，並消除匯流排中的交叉訊號，同時也可能減少製造PCB所需的訊號層數量，因而達到降低成本的目的。
隨著目前高速、高閘數、高接腳數FPGA的出現，FPGA設計唯一永恒的主題是不斷產生的變化，包括為了滿足時序和損耗要求的互連級變化和FPGA本身內部接腳分配階段的變化。FPGA設計具有的高度靈活性對電路板設計師來說也許是一個最大的夢魘。FPGA公司應該明智地認真檢查現有技術，確保今天的FPGA所提供的巨大靈活性和強大功能不會太過而成為PCB實現的潛在障礙。像I/O Designer這樣的工具能夠實現PCB佈局和驗證所需的原理圖連接自動化，而且它還能記住哪個訊號連接連到了哪個元件接腳，並指示這些接腳如何映射到原始的電路板級匯流排結構。依靠正確的軟體工具以及FPGA和PCB設計平行路徑之間的緊密合作，FPGA設計和實現進度就可能節省‘周’數量級的時間，因而顯著地降低總體成本。
作者：Rick Stroot
產品行銷經理
E-mail: rick_stroot@mentor.com
Mentor Graphics
內建嵌入式處理器、DSP和記憶體模組的高階FPGA有替代整個ASIC的趨勢。最新的FPGA元件能夠專門利用多個通用 I/O接腳來製作更寬的配置匯流排，因而加速編程時間，而這些接腳在配置完成後仍可作為正常的I/O接腳使用。元件複雜度的增加意味著接腳數量的增加，這會提高在PCB上整合這些元件的難度和成本。設計小組必須認真應對這一挑戰，以確保使用這些新的可程式元件時不會影響到產品的成本和上市時間。
接腳數量超過1,000的FPGA會給電路板設計帶來很大的麻煩。採用人工方式對這麼多數量的接腳進行佈局和佈線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反覆。儘管接腳數量提高了，封裝上的接腳間距仍保持不變，但PCB上的接腳密度卻有顯著的增加。隨之產生的佈線擁塞意味著大多數PCB設計師必須具備高密度互連(HDI)製造製程方面的豐富經驗。包含高數量接腳FPGA元件的PCB需要更多層的電路板，底線是每增加一層，製造成本增加10%到20%。
理想的I/O標準選擇和配置必須考慮PCB的電氣特性。最新FPGA元件的高速串列I/O使得FPGA和系統板之間的介面成為特別棘手的問題。例如數Gb收發器(MGT)技術旨在顯著縮短數據路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰。設計師現在不是擔心系統時序、上衝/下衝、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。
數Gb差分訊號的訊號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數)、過孔損耗和連接器損耗。根據具體實體位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數FPGA製造商推薦將數Gb收發器放置在 FPGA的四周，以避免打孔到內部訊號層。根據FPGA製造商的規格要求，仔細的堆疊規劃對這些訊號而言至關重要，以便達到仔細校準過的差分阻抗。
為了進一步解決好問題，FPGA I/0設計是靈活的。其它任何矽片技術都無法提供像FPGA元件這樣靈活的介面特性。過去由於電路板設計和FPGA設計小組沒有取得I/O設計同步致使許多PCB需要重新設計情況時有產生。具有I/O新功能的高接腳數量元件會顯著地增加PCB製造成本和整體上市時間，在這種情況下，本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的鴻溝。
傳統的突破
FPGA設計流程採用的方法基於硬體描述語言，而PCB仍採用原理圖輸入方法。對複雜度不高的元件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種連續步驟：
1. FPGA設計師定義設計頂層模組，並設立邏輯訊號；
2. FPGA設計師在FPGA合成步驟中鎖定一些特殊訊號(時脈訊號、專門的高速訊號)；
3. FPGA供應商的佈局佈線軟體自動將其它的FPGA頂層訊號分配到實體元件接腳，並製作FPGA接腳映射文件；
4. FPGA小組將接腳映射資訊發送給PCB設計小組，同時庫管理員製作FPGA元件的定義；
5. PCB設計師製作FPGA的符號並將它導入PCB原理圖設計；
6. 根據PCB的原理圖進行PCB的佈局佈線。
將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介於步驟3和4之間)。每個接腳有很多屬性，包括邏輯訊號名、實體接腳號、接腳方向、接腳組(接腳交換組)、FPGA元件普通接腳名稱和差分訊號接腳對等。這樣，有一千個接腳的元件意味著PCB庫管理員需要無任何差錯地輸入6,000個數據。為了適合原理圖紙張的大小，高接腳數量的符號通常需要被分割成若干部份。這些部份的符號製作和管理工作需要花數天到數周的時間。每次FPGA到訊號接腳映射關係的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯訊號名和實體接腳號在FPGA流程和PCB流程之間沒有得到同步，那麼放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA佈局佈線流程中，I/O設計肯定是要修改的，因為佈局佈線需要‘I/O自由分配’以滿足FPGA的時序約束條件。FPGA設計師必須採取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由於在PCB設計時整合高數量接腳FPGA元件的代價非常高，設計小組經常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB製造成本的機會。許多設計小組很早就鎖定了I/O分配，隨後卻發現為了滿足PCB佈線或性能要求必須改變FPGA I/O的設計。由於沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。
兩方面的約束條件
約束條件可以分成兩個部份，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計時序要求(時序約束)、元件的規模和架構(佈線約束)以及應用於I/O緩衝記憶體的I/O標準(I/O約束)。導入可配置的I/O ASIC巨集單元意味著每個元件具有更大的靈活性，可以支援更廣泛的信號傳輸標準，但這也會造成緊密相鄰的元件應採用哪個標準的約束情況。為了最大化這樣的靈活性，可以將元件訊號分成若干I/O組，因而使分配規則進一步複雜。每一種約束都會影響I/O的分配。
在電路板設計這邊，最佳的I/O分配取決於可用佈線層的數量和PCB上元件的方位(佈線約束)。除了佈線約束外，PCB版圖必須滿足訊號完整性(SI)和整個系統設計時序約束條件(SI和時序約束)。由於這些SI和時序約束會限制電路板上走線的長度、空隙和其它實體參數，因此也會影響I/O埠的接腳位置。下面列出了可能會影響I/O設計一些約束條件：
* FPGA時序
* FPGA可佈線性
* FPGA I/O
* PCB可佈線性
* PCB SI和時序
因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協調。
橋接FPGA-PCB設計流程
FPGA設計師必須滿足合成和佈局佈線約束以符合時序規定要求，而PCB設計師必須在後端約束設計以便滿足系統級的時序和SI要求。隨著設計複雜性的提高，這些約束在兩個設計流程之間可能產生衝突。
第一個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環境中所使用的工具套件的一致性。基於語言的FPGA HDL描述必須被正確地描述成包含接腳分配數據的原理圖符號，並保持與PCB版圖工具的正確鏈接。最後，這兩個設計領域必須透過PCB上正確的FPGA接腳分配來保持同步，並以原理圖符號和PCB外形資料庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。
例如，為了滿足嚴苛的上市時間目標，一塊PCB可能包含多個平行設計高接腳數FPGA。每個FPGA封裝內接腳輸出的變化必須連續反饋給PCB原理圖和版圖設計資料庫。PCB的高速SI分析工具必須能夠存取I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB佈線也可能要求FPGA接腳輸出的調整。在這雙重追蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA 供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。
最大的障礙在於將FPGA佈局佈線工具結果傳送給原理圖和PCB版圖工具。如前所述，對於1,000個接腳以上的單個 FPGA元件來說，這一過程可能要花一周的時間。隨著平行的FPGA-PCB設計過程的進行，接腳輸出變化(典型情況是4到6次)以及缺少完全自動的 FPGA工具到PCB原理圖符號和幾何傳送過程，將導致設計進度被打亂。如果PCB設計系統能夠理解FPGA的接腳交換和驅動器規則，那麼就能在PCB環境中實現這些接腳的變化，並自動反饋給FPGA工具。
為了確保獲得正確的性能，需要執行包括PCB上實際佈線在內的高速驗證。隨著數Gb高速訊號的普及，FPGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz範圍內進行訊號分析的PCB驗證工具，整個設計SI和性能就能得到充分驗證。
設計小組可能分佈在世界上不同的地區，這在大型組織機構中經常見到。這時需要採用內建數據管理方法學使設計師們合作進行FPGA的板上整合，並追蹤任何一個設計師做出的每個修改。因此讓這兩個工具套件一起工作的關鍵在於這兩個流程所採用的工具之間的緊密介面。
如果設計小組能在FPGA I/O設計階段就開始前端的合作，那麼他們勢必就能消除設計反覆。對於適合FPGA和PCB實現的獨特平行、互動式設計方法來說這是一種非常迫切的需求，它能最大可能地製作可佈線的設計，並一次性地滿足SI和時序要求。新的整合化系統設計工具，如明導資訊公司的I/O Designer，就提供了這樣一種能夠滿足這些特殊需求的合作環境。
一致性、自動化和可擴充性
大多數FPGA I/O設計產生在設計過程中的邏輯抽象級。而實際上為了便於完成PCB設計過程，I/O設計必須在實體級進行。在設計過程中給每套約束指定優先級後形勢將變得更複雜。
如果目標只是盡快完成電路板原型，那麼接腳輸出必須在設計過程早期固定下來。理想情況是，為了滿足PCB約束條件並得到最最佳化的PCB，PCB版圖設計師應該在PCB版圖設計過程中決定接腳的分配方案，同時自動完成所有的FPGA約束。過去，I/O分配是由FPGA供應商提供的佈局佈線工具自動完成的，很少考慮到PCB的要求。然而，隨著PCB複雜度的提高，這一過程需要得到設計小組的認真管理。因此目前典型的設計過程是在合成和佈局佈線過程之前就定義好這些前端約束。一般這些約束先被定義在特殊工具約束文件中，再直接傳遞給合成工具，然後轉送給佈局佈線工具。透過 ASCII約束文件定義約束條件時要求設計師在分配I/O埠之前很好地理解FPGA I/O接腳詳細內容和分配規則(FPGA I/O約束)。而這一工作一般是由FPGA設計師完成的，但他們可能不太明白PCB版圖細節，因此不會最最佳化這一部份設計。
I/O設計過程是將所選FPGA連接到電路板上所有周邊元件時最佳化接腳分配的第一個步驟。I/O Designer能夠解決這一問題。為了最終決定電路板最佳化過程，I/O Designer將管理和控制PCB版圖設計過程中的接腳交換，同時確保這些交換不會破壞任何的FPGA技術規則。I/O Designer能使用戶以特殊的方式貫穿整個設計流程，從頂層HDL描述到PCB級符號，甚至到FPGA佈局佈線工具所需的實體接腳資訊。它能背注佈局佈線、PCB原理圖和版圖工具中產生的任何FPGA修改。因此這樣的工具能為設計HDL和FPGA實體實現的數位工程師以及採用元件符號的電路板設計師提供一個集中統一的環境。這樣做具有下面三大優點：
一致性。每當設計師修改接腳輸出時，這種變化應該自動傳遞給FPGA設計用到的其它設計工具。如果PCB設計師決定交換兩個接腳，而這種交換又會影響到FPGA的內部佈線。I/O Designer能夠確保FPGA和PCB流程是一致的。作為一種數據管理工具，它監視每個流程並管理所有產生的變化。它能追蹤PCB的接腳交換，並即時修改相關的文件。I/O Designer會根據HDL設計和接腳I/O分配過程產生FPGA佈局佈線約束，並根據‘後佈線’接腳數據製作必要的符號、原理圖和分層關係。
自動化。FPGA佈局佈線過程的自動化以及時序和I/O約束的管理相對比較容易實現。但PCB版圖設計過程的全自動化比較困難，因為有許多可變因素需要考慮。在PCB版圖設計過程中，設計師要考慮整個電路板的佈線，同時又要避免破壞任何時序、SI和可佈線性約束條件。因此任何設計用於在電路板上整合FPGA的工具需要重點實現FPGA約束管理的自動化，同時允許設計師在PCB版圖設計中能集中精力執行‘難以自動完成’的任務。這樣的工具還必須有內建的包含了Altera、Actel和Xilinix等供應商提供的必要元件資訊的庫，以便使約束得到順利實施以及使FPGA和 PCB設計流程中所有工具能夠得到良好地整合。I/O Designer可以利用I/O設計資訊自動產生必要的符號和原理圖，並在I/O分配修改時維護好這些原理圖。如果變化來自於FPGA一側，那麼原理圖經過簡單更新後就可將變化傳遞給PCB版圖工具。
可擴充性。在設計階段重新選用規模更大或更小的元件比較常見。由於FPGA元件的每個接腳具有特殊的屬性(如前所述可定義為 FPGA I/O約束)，設計師在分配I/O接腳時需要考慮向更大或更小規模元件轉移的可能性。有了I/O Designer後，設計小組在決定切換至更大或更小FPGA時就無需重新分配I/O。由於改變I/O設計經常會造成額外的電路板重新設計工作，因此，如果沒有十分的必要應避免這樣的作業。
利用FPGA的靈活性
現代FPGA架構包含可程式的I/O，可支援50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分訊號(LVDS)I/O 標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現代的FPGA元件架構將接腳集合分組成‘接腳組(pin-bank)’。在同一個接腳組中接腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同接腳組中的接腳可能被指定不相容的I/O標準，因此會導致不同的情況。
一種情況是為了滿足PCB互連性能要求或PCB的可佈線性，PCB設計師可能要求修改FPGA I/O接腳。另外一種情況是最初的接腳改變造成了不同I/O標準同時存在的問題，迫使已有訊號轉移到新的接腳組。最後一種情況是前一種情況下重新定位的訊號又造成了不同I/O標準同時存在的問題，迫使現有訊號被轉移到新的接腳組。
LVDS訊號線對主要用於高速訊號傳輸，此時SI問題比較突出。當FPGA元件中的一個訊號被賦於LVDS I/O標準時，這個FPGA訊號就需要用到FPGA封裝中的2個接腳。LVDS訊號會改善PCB的性能，但也會產生附加的約束條件。LVDS線對必須： 1)長度差在±10%之內；2)在整個走線長度內差分線對保持固定的間距。
FPGA邏輯訊號使用太多的LVDS I/O標準會導致使用更大且具有更多接腳的FPGA封裝。而不採用LVDS I/O標準意味著產品性能會受到限制，甚至達到許多產品設計小組無法接受的程度。從單個接腳到雙接腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用最少的LVDS I/O訊號滿足系統性能約束條件。總之，盡量減少LVDS的使用可以降低PCB製造的複雜性和成本。
在I/O Designer等工具中置入I/O接腳組規則(PCB設計師很容易透過直觀易用的GUI學會)可以釋放PCB設計師的精力，開拓他們的視野，因而讓他們更有效地參與FPGA I/O設計過程。在掌握了FPGA I/O的平行FPGA和PCB小組設計、實現了FPGA和PCB設計流程中實體整合的自動化後，設計小組就能充分利用FPGA I/O的靈活性減少PCB佈線的擁塞。認真檢查現代FPGA架構和它們的用途可以發現很多有趣的事實：
* 在同一接腳組中的接腳很容易實現交換；
* 設計中同一匯流排內的訊號一般都分配到同一接腳組(充分利用接腳的易交換性)；
* 對設計中的匯流排訊號來說接腳組並不代表最佳的實體設計。(從圖3可以看出，使用相同的接腳組會迫使匯流排訊號在PCB上相互交叉)
通常學會高效地使用多個接腳組可以實體最佳化FPGA的I/O，並消除匯流排中的交叉訊號，同時也可能減少製造PCB所需的訊號層數量，因而達到降低成本的目的。
隨著目前高速、高閘數、高接腳數FPGA的出現，FPGA設計唯一永恒的主題是不斷產生的變化，包括為了滿足時序和損耗要求的互連級變化和FPGA本身內部接腳分配階段的變化。FPGA設計具有的高度靈活性對電路板設計師來說也許是一個最大的夢魘。FPGA公司應該明智地認真檢查現有技術，確保今天的FPGA所提供的巨大靈活性和強大功能不會太過而成為PCB實現的潛在障礙。像I/O Designer這樣的工具能夠實現PCB佈局和驗證所需的原理圖連接自動化，而且它還能記住哪個訊號連接連到了哪個元件接腳，並指示這些接腳如何映射到原始的電路板級匯流排結構。依靠正確的軟體工具以及FPGA和PCB設計平行路徑之間的緊密合作，FPGA設計和實現進度就可能節省‘周’數量級的時間，因而顯著地降低總體成本。
作者：Rick Stroot
產品行銷經理
E-mail: rick_stroot@mentor.com
Mentor Graphics
2008年4月26日 星期六
核心矽晶片市場成長強勁 呈現大者恆大趨勢
核心矽晶片市場成長強勁 呈現大者恆大趨勢
上網時間 : 2008年04月25日
全球核心矽晶片市場在2007年成長強勁，但根據市場研究公司iSuppli的調查報告指出，只有市場中的領先廠商受益最多，它們的市場佔有率繼續上升，並侵蝕規模較小廠商的地盤。iSuppli將該市場分為ASIC、可程式邏輯元件(PLD)和ASSP等幾個領域。
根據iSuppli的數據，2007年全球核心矽晶片市場從2006年的929.7億美元成長至991億美元，成長率為6.6%。該公司表示，談到半導體，一般人可能會聯想到記憶體或微處理器，但實際上核心矽晶片是半導體市場中最大的單一領域，佔整體營收的36%以上。
以廠商營收排名來看，全球最大的核心矽晶片供應商是德州儀器(TI)，2007年銷售額達74億美元，不過較2006年下滑了4.1%；英特爾 (Intel)位居第二，高通(Qualcomm)和新力(Sony)則分別躍升至第三和第四位名。而IBM則因遊戲機晶片銷售不佳而跌出了前10名。
ASSP大廠成功之道在於專注
ASSP是核心矽晶片市場最大的領域，2007年營業額超過730億美元。iSuppli表示，ASSP供應商的成功之道，就是強烈專注於正確的終端應用領域。實際上，沒有一家頂級ASSP供應商能在兩個以上的終端應用領域取得成功。
例如頭號ASSP供應商英特爾，其80%以上的ASSP營業收入來自電腦領域，而第二大ASSP供應商高通只專注於無線領域。在五大供應商中，只有德州儀器的ASSP業務針對兩個以上的應用領域。
2007 年，10大ASSP供應商佔有整體市場的51.2%，其中英特爾和高通的成長率大約分別是整體核心矽晶片市場的兩倍和四倍；而核心矽晶片市場的成長率，又是整體半導體市場的兩倍半。整體來看，10大ASSP廠商排名相對變化不大，新面孔只有排名第八的新力，另外AMD的排名下降了五名，來到第十四名。
ASIC廠商著重應用解決方案提供
而ASIC領域的市佔率與ASSP一樣出現集中現象，且程度更大。iSuppli指出，2006年的前10大ASIC供應商合計佔總體ASIC市場的73.8%，但一年後該比例上升到了78.4%。
iSuppli 表示，ASIC市場中的一個關鍵成功因素，不是原料矽技術，而是強烈專注於企業應用。前者在上世紀90年代足以保證廠商獲得成功，當時ASIC仍然主要是 “膠合邏輯(glue logic)”，而客戶主要是購買邏輯閘；只要廠商能夠提供最多時脈、速度最快的邏輯閘，就能大獲全勝。
但現在，成功的ASIC供應商是銷售應用解決方案的廠商，而不是銷售矽的廠商，而且那些最專注於應用的廠商才有可能獲得成功；專注於消費性領域的三星電子(Samsung)就是一個很好的例子。
根據iSuppli的調查數據，2007年三星的營收成長了31%，在ASIC市場的排名從2006年時的第十四上升至第十，首次躋身該領域的前十大廠商。另一個因專注於應用而獲得成功的ASIC供應商是Elmos；該公司專長汽車領域，07年營收成長16%，首次進入二十強行列。
此外LSI的ASIC市佔率也有較大提升。iSuppli表示，歷史上LSI也是業界的領先廠商之一，而且在1990年代一直是最大的專業ASIC供應商；不過該公司曾跌出前十名，ASIC營業收入降到了低於10年前的水準。
直到2007年，原在2006年排名第十一的LSI收購了排名第十的Agere；雖然該公司將主要由ASSP組成的消費性產品線賣給了Magnum Semiconductor，又把無線產品部門賣給了英飛凌(Infineon)，但來自Agere的儲存與有線通訊產品的營收，仍將LSI推回到前十大廠商之列；目前該公司穩居第八名。
在ASIC市場佔有率下降的廠商中，顯然有些較專注於發展ASSP產品；如飛思卡爾(Freescale)從第七跌到了第十二，其ASIC市場佔有率從4.7%降至2.3%，營收下滑了5億美元。不過，該公司的ASSP營收大幅成長了2.5億美元。
PLD廠商市佔率集中程度最高
而PLD領域雖是核心矽晶片市場中最小的一個，廠商市佔率的集中程度更高。iSuppli指出，該領域兩大廠賽靈思(Xilinx)與Altera的市場佔有率雙雙上升，幾乎每年都一樣──儘管這兩家廠商的營收皆有下滑。
iSuppli分析，前兩大PLD廠商的市場佔有率成長，是來自排名第三的Lattice Semiconductor；後者儘管推出了非常有競爭力的產品線，但仍然面臨困境。而另一家業者Actel在2007年擴大了其PLD營收，市場佔有率也有顯著的提升。
隨著產業走向成熟，市場整合是自然現象；iSuppli認為，由於半導體技術壽命短暫，隨著開發成本的上升，這樣的趨勢將會持續下去。而雖然深具創意的新創公司總會在核心矽晶片領域找到發展空間，但可預期的是業界大廠仍將繼續囊括大部分的市佔率。
上網時間 : 2008年04月25日
全球核心矽晶片市場在2007年成長強勁，但根據市場研究公司iSuppli的調查報告指出，只有市場中的領先廠商受益最多，它們的市場佔有率繼續上升，並侵蝕規模較小廠商的地盤。iSuppli將該市場分為ASIC、可程式邏輯元件(PLD)和ASSP等幾個領域。
根據iSuppli的數據，2007年全球核心矽晶片市場從2006年的929.7億美元成長至991億美元，成長率為6.6%。該公司表示，談到半導體，一般人可能會聯想到記憶體或微處理器，但實際上核心矽晶片是半導體市場中最大的單一領域，佔整體營收的36%以上。
以廠商營收排名來看，全球最大的核心矽晶片供應商是德州儀器(TI)，2007年銷售額達74億美元，不過較2006年下滑了4.1%；英特爾 (Intel)位居第二，高通(Qualcomm)和新力(Sony)則分別躍升至第三和第四位名。而IBM則因遊戲機晶片銷售不佳而跌出了前10名。
ASSP大廠成功之道在於專注
ASSP是核心矽晶片市場最大的領域，2007年營業額超過730億美元。iSuppli表示，ASSP供應商的成功之道，就是強烈專注於正確的終端應用領域。實際上，沒有一家頂級ASSP供應商能在兩個以上的終端應用領域取得成功。
例如頭號ASSP供應商英特爾，其80%以上的ASSP營業收入來自電腦領域，而第二大ASSP供應商高通只專注於無線領域。在五大供應商中，只有德州儀器的ASSP業務針對兩個以上的應用領域。
2007 年，10大ASSP供應商佔有整體市場的51.2%，其中英特爾和高通的成長率大約分別是整體核心矽晶片市場的兩倍和四倍；而核心矽晶片市場的成長率，又是整體半導體市場的兩倍半。整體來看，10大ASSP廠商排名相對變化不大，新面孔只有排名第八的新力，另外AMD的排名下降了五名，來到第十四名。
ASIC廠商著重應用解決方案提供
而ASIC領域的市佔率與ASSP一樣出現集中現象，且程度更大。iSuppli指出，2006年的前10大ASIC供應商合計佔總體ASIC市場的73.8%，但一年後該比例上升到了78.4%。
iSuppli 表示，ASIC市場中的一個關鍵成功因素，不是原料矽技術，而是強烈專注於企業應用。前者在上世紀90年代足以保證廠商獲得成功，當時ASIC仍然主要是 “膠合邏輯(glue logic)”，而客戶主要是購買邏輯閘；只要廠商能夠提供最多時脈、速度最快的邏輯閘，就能大獲全勝。
但現在，成功的ASIC供應商是銷售應用解決方案的廠商，而不是銷售矽的廠商，而且那些最專注於應用的廠商才有可能獲得成功；專注於消費性領域的三星電子(Samsung)就是一個很好的例子。
根據iSuppli的調查數據，2007年三星的營收成長了31%，在ASIC市場的排名從2006年時的第十四上升至第十，首次躋身該領域的前十大廠商。另一個因專注於應用而獲得成功的ASIC供應商是Elmos；該公司專長汽車領域，07年營收成長16%，首次進入二十強行列。
此外LSI的ASIC市佔率也有較大提升。iSuppli表示，歷史上LSI也是業界的領先廠商之一，而且在1990年代一直是最大的專業ASIC供應商；不過該公司曾跌出前十名，ASIC營業收入降到了低於10年前的水準。
直到2007年，原在2006年排名第十一的LSI收購了排名第十的Agere；雖然該公司將主要由ASSP組成的消費性產品線賣給了Magnum Semiconductor，又把無線產品部門賣給了英飛凌(Infineon)，但來自Agere的儲存與有線通訊產品的營收，仍將LSI推回到前十大廠商之列；目前該公司穩居第八名。
在ASIC市場佔有率下降的廠商中，顯然有些較專注於發展ASSP產品；如飛思卡爾(Freescale)從第七跌到了第十二，其ASIC市場佔有率從4.7%降至2.3%，營收下滑了5億美元。不過，該公司的ASSP營收大幅成長了2.5億美元。
PLD廠商市佔率集中程度最高
而PLD領域雖是核心矽晶片市場中最小的一個，廠商市佔率的集中程度更高。iSuppli指出，該領域兩大廠賽靈思(Xilinx)與Altera的市場佔有率雙雙上升，幾乎每年都一樣──儘管這兩家廠商的營收皆有下滑。
iSuppli分析，前兩大PLD廠商的市場佔有率成長，是來自排名第三的Lattice Semiconductor；後者儘管推出了非常有競爭力的產品線，但仍然面臨困境。而另一家業者Actel在2007年擴大了其PLD營收，市場佔有率也有顯著的提升。
隨著產業走向成熟，市場整合是自然現象；iSuppli認為，由於半導體技術壽命短暫，隨著開發成本的上升，這樣的趨勢將會持續下去。而雖然深具創意的新創公司總會在核心矽晶片領域找到發展空間，但可預期的是業界大廠仍將繼續囊括大部分的市佔率。
2008年3月13日 星期四
Xilinx新推兩款XtremeDSP開發平台
賽靈思(Xilinx)公司日前推出兩款全新XtremeDSP開發平台，包含針對低成本視訊開發的XtremeDSP Video入門套件，以及針對以Spartan-3A DSP FPGA進行DSP系統開發的XtremeDSP入門套件。兩款開發平台均採用Spartan-3A DSP FPGA元件。
XtremeDSP Video入門套件是一款完整的開發平台，鎖定要求低成本、高效能的視訊處理應用。新款套件提供視訊應用的設計人員所有必要的元件，包括視訊專屬IP、參考設計方案、XtremeDSP與Xilinx Embedded Processing開發工具、以及一個附有視訊子卡的Spartan-3A DSP FPGA開發公板。
設計人員可運用此款套件，針對各種成本敏感度高的應用，加速高速視訊系統的開發，包括機器視覺、多媒體視訊轉換盒、內視鏡、可攜式超音波、汽車駕駛輔助、以及其他需要低成本、與高DSP效能的系統。
Xilinx XtremeDSP入門套件包含低成本的Spartan-3A DSP 1800 FPGA元件，以低於30美元的價格，提供每秒超過200億GMACS的效能。相較於其他FPGA元件，Spartan-3A DSP FPGA系列元件以較低的成本，節省25%的動態功耗，並提供1.5倍更快的DSP效能。
此外，包含在套件內的System Generator for DSP讓業者在進行Xilinx FPGA的設計方案時，能運用The Mathworks廣受歡迎的MATLABR與SimulinkR模型化環境。此款套件可針對成本敏感度高的DSP應用開發，提供一個完整的解決方案，像是可攜式醫療設備、低成本無線基礎建設、平面顯示器、以及其他需要DSP效能、低成本與低功耗的產品。
Spartan-3A DSP FPGA版的XtremeDSP Video入門套件視訊專屬IP，包括一個影片訊框緩衝控制器(Video Frame Buffer Controller；VFBC)、三個參考設計方案以加速開發、軟體驅動程式;、支援各種I/O介面的硬體介面。這個IP方案搭配Spartan-3A DSP 3400A FPGA研發功板、纜線、VGA攝影機、以及FMC視訊I/O模組，支援DVI輸入、單通道輸入與輸出AV端子、S端子輸入與輸出、以及雙相機介面。
另外，此款全新套件還包含System Generator for DSP以及Xilinx Embedded Development Kit (EDK)。System Generator for DSP讓業者能運用The Mathworks SimulinkR與MATLABR模型化環境，進行FPGA設計方案。EDK是一款全方位的解決方案，能用來設計各種嵌入式可編程系統。EDK亦包含 Platform Studio工具套件、嵌入式IP核心、以及XilinxR MicroBlaze嵌入式處理器。
XtremeDSP入門套件包含一個用來開發視訊處理演算法的VGA連結埠、一個乙太網路10/100/1000實體層元件、以及一個可以遠端控制台進行簡單通訊的RS-232連接埠。此外，XtremeDSP入門套件還配備128Mb x 32bit DDR2 SDRAM、16Mx8 Parallel/BPI組態快閃記憶體、以及64Mb的SPI組態/儲存快閃記憶體。
該套件還內含一個用來進行組態設定與除錯的完整JTAG介面、以及用來連結System ACE工具的一個模組連結器、纜線與電源連結器。開發平台包含一個賽靈思經銷商提供的擴充卡，讓設計人員可進一步擴增功能
XtremeDSP Video入門套件是一款完整的開發平台，鎖定要求低成本、高效能的視訊處理應用。新款套件提供視訊應用的設計人員所有必要的元件，包括視訊專屬IP、參考設計方案、XtremeDSP與Xilinx Embedded Processing開發工具、以及一個附有視訊子卡的Spartan-3A DSP FPGA開發公板。
設計人員可運用此款套件，針對各種成本敏感度高的應用，加速高速視訊系統的開發，包括機器視覺、多媒體視訊轉換盒、內視鏡、可攜式超音波、汽車駕駛輔助、以及其他需要低成本、與高DSP效能的系統。
Xilinx XtremeDSP入門套件包含低成本的Spartan-3A DSP 1800 FPGA元件，以低於30美元的價格，提供每秒超過200億GMACS的效能。相較於其他FPGA元件，Spartan-3A DSP FPGA系列元件以較低的成本，節省25%的動態功耗，並提供1.5倍更快的DSP效能。
此外，包含在套件內的System Generator for DSP讓業者在進行Xilinx FPGA的設計方案時，能運用The Mathworks廣受歡迎的MATLABR與SimulinkR模型化環境。此款套件可針對成本敏感度高的DSP應用開發，提供一個完整的解決方案，像是可攜式醫療設備、低成本無線基礎建設、平面顯示器、以及其他需要DSP效能、低成本與低功耗的產品。
Spartan-3A DSP FPGA版的XtremeDSP Video入門套件視訊專屬IP，包括一個影片訊框緩衝控制器(Video Frame Buffer Controller；VFBC)、三個參考設計方案以加速開發、軟體驅動程式;、支援各種I/O介面的硬體介面。這個IP方案搭配Spartan-3A DSP 3400A FPGA研發功板、纜線、VGA攝影機、以及FMC視訊I/O模組，支援DVI輸入、單通道輸入與輸出AV端子、S端子輸入與輸出、以及雙相機介面。
另外，此款全新套件還包含System Generator for DSP以及Xilinx Embedded Development Kit (EDK)。System Generator for DSP讓業者能運用The Mathworks SimulinkR與MATLABR模型化環境，進行FPGA設計方案。EDK是一款全方位的解決方案，能用來設計各種嵌入式可編程系統。EDK亦包含 Platform Studio工具套件、嵌入式IP核心、以及XilinxR MicroBlaze嵌入式處理器。
XtremeDSP入門套件包含一個用來開發視訊處理演算法的VGA連結埠、一個乙太網路10/100/1000實體層元件、以及一個可以遠端控制台進行簡單通訊的RS-232連接埠。此外，XtremeDSP入門套件還配備128Mb x 32bit DDR2 SDRAM、16Mx8 Parallel/BPI組態快閃記憶體、以及64Mb的SPI組態/儲存快閃記憶體。
該套件還內含一個用來進行組態設定與除錯的完整JTAG介面、以及用來連結System ACE工具的一個模組連結器、纜線與電源連結器。開發平台包含一個賽靈思經銷商提供的擴充卡，讓設計人員可進一步擴增功能
2008年3月12日 星期三
LATTICE推出一系列基於FPGA的完整設計方案
Lattice近日在嵌入世界會議展覽會上展出一系列基於FPGA的完整設計方案，包括PCI Express、SMPTE video和其採用uClinux實時操作系統(RTOS)的LatticeMico32嵌入式RISC微處理器。
Lattice會用其評估板現場演示其PCI Express終端設備。評估板將一個軟PCI Express核（可為x1或x4配置）用片上3.125Gbps SERDES塊編程至LatticeECP2M低成本FPGA。LatticeECP2M提供獨有的基於FPGA、量產價格低於$10.00的PCI Express解決方案。
Lattice還將通過LatticeECP2M器件演示其SMPTE功能。SMPTE（Society of Motion Picture and Television Engineers，動畫和電視工程師社團）已定義串行數字接口（SDI）系列標準。這些標準定義了用於通過75Ω同軸線傳送未經壓縮的數字視頻信號的物理接口和相關電路。
Lattice會用其評估板現場演示其PCI Express終端設備。評估板將一個軟PCI Express核（可為x1或x4配置）用片上3.125Gbps SERDES塊編程至LatticeECP2M低成本FPGA。LatticeECP2M提供獨有的基於FPGA、量產價格低於$10.00的PCI Express解決方案。
Lattice還將通過LatticeECP2M器件演示其SMPTE功能。SMPTE（Society of Motion Picture and Television Engineers，動畫和電視工程師社團）已定義串行數字接口（SDI）系列標準。這些標準定義了用於通過75Ω同軸線傳送未經壓縮的數字視頻信號的物理接口和相關電路。
利用低功耗FPGA輕鬆開發便攜式醫療成像應用
過去，醫療設備製造商主要集中於開發諸如X光、MRI和超聲波等大型醫療設備。而今天的醫療設備製造商正走向便攜醫療電子設備的開發。全球人口老化的不斷擴大，以及人們對自身健康狀況關注的增加，要求醫療設備實現易於攜帶和更低成本，以方便在醫院之外的其他地方使用。因此，醫療設備製造商幾年前就開始開發諸如便攜式超聲波診斷設備、血壓計以及其他使用複雜數字圖像處理技術和先進通信技術的個人健康監護等醫療電子產品。
隨著90nm和65nm半導體工藝節點的到來，使得低功耗小尺寸和高度集成的醫療設備得以出現。對醫療設備製造商而言，其主要挑戰是如何選擇正確的半導體器件來滿足便攜式醫療電子產品的功率、性能和價格需求。具備大量的內部RAM和高DSP處理能力的低成本Spartan-3A DSP器件則十分適於實現這些需求。賽靈思的Spartan-3A DSP FPGA器件通過使用高度並行架構提供了巨大的計算能力和硬件可配置能力，從而允許開發人員在構造這些便攜式醫療設備時能為不同醫療成像設備的升級和通信算法提供定製的架構設計。
在醫療設備上，成像是最普遍的處理之一。醫療成像應用通常需要很高的處理能力、動態範圍以及清晰度，並極少是為某個標準所驅動，通過專有算法開發差異性產品則能夠獲得更高清晰度的圖像質量和處理能力。過去，一般是使用MCU或DSP來處理醫療圖像。但由於MCU和DSP都是串行器件，開發人員需要使用ASIC或FPGA來進行硬件加速以獲得醫療成像應用所需的處理能力和清晰度。隨著FPGA並行處理能力的提高，FPGA現在能很容易地處理圖像算法裡大規模的並行處理需求。FPGA器件能進行高效硬件加速的關鍵在於其內部多個RAM模塊的數據存取能力，從而允許同時對多個圖像數據塊進行並行處理。高速PCIe、LVDS以及高速外部存儲器接口也促進了數據採集前端和用戶接口/顯示系統後端與FPGA之間的大規模數據的輸入輸出。
圖像處理算法的提升通常需要一個靈活的架構，FPGA因此非常適於醫療電子市場。FPGA已開始逐步取代其他技術，預期將成為醫療電子市場成長最快的半導體器件。只要改變位流就能使其具備可編程的、靈活的和可重用的能力，因此相對ASIC而言，FPGA具有很大的優勢，因為ASIC很難滿足醫療成像設備頻繁升級的需求。
在醫療成像領域，譬如在實現超聲波應用的波束生成的時候需要計算一系列的高度複雜算法，而這些算法實質是多通道的。具有高度並行架構的 FPGA可以提供巨大的計算處理能力，並具備硬件可配置性，因而允許設計人員為其算法的理想實現開發出定製的架構，即波束生成的計算架構。儘管通用DSP 處理器可以為消費多媒體應用提供一個很好的平台，而可實現並行機制並可創建可編程的高端計算平台的FPGA則更能在便攜式醫療成像應用中提供軟硬件協同設計的顯著優勢。這時，Spartan-3A DSP或Virtex-5 DSP都可以用來實現諸如輸入並行化(deserialization)、內插濾波器、波束生成延遲以及變跡(apodization)等多通道波束生成功能。由於大多數圖像算法需要使用浮點計算，利用CoreGen IP就可以使FPGA具備浮點計算能力。
图1：DSP48A Slice具有针对滤波器优化的集成预加器，为Spartan-3A DSP器件提供了非凡的存储器容量和DSP性能。
圖1：DSP48A Slice具有針對濾波器優化的集成預加器，為Spartan-3A DSP器件提供了非凡的存儲器容量和DSP性能。
通常而言，Spartan-3A DSP是賽靈思低成本、低功率產品中擁有最多存儲器和DSP處理能力的器件，相對於競爭FPGA產品，Spartan-3A DSP 3400A具有25%的功耗效率優勢，其最低成本的器件在250Mhz頻率下的DSP性能也高達4.06GMAC/mW，因此更適合便攜式醫療成像應用；而Virtex-DSP則適用於有嚴格DSP處理需求的高端3D醫療成像的波束生成器上。
作者：林鴻瑞
亞太區DSP高級產品行銷經理
賽靈思公司
隨著90nm和65nm半導體工藝節點的到來，使得低功耗小尺寸和高度集成的醫療設備得以出現。對醫療設備製造商而言，其主要挑戰是如何選擇正確的半導體器件來滿足便攜式醫療電子產品的功率、性能和價格需求。具備大量的內部RAM和高DSP處理能力的低成本Spartan-3A DSP器件則十分適於實現這些需求。賽靈思的Spartan-3A DSP FPGA器件通過使用高度並行架構提供了巨大的計算能力和硬件可配置能力，從而允許開發人員在構造這些便攜式醫療設備時能為不同醫療成像設備的升級和通信算法提供定製的架構設計。
在醫療設備上，成像是最普遍的處理之一。醫療成像應用通常需要很高的處理能力、動態範圍以及清晰度，並極少是為某個標準所驅動，通過專有算法開發差異性產品則能夠獲得更高清晰度的圖像質量和處理能力。過去，一般是使用MCU或DSP來處理醫療圖像。但由於MCU和DSP都是串行器件，開發人員需要使用ASIC或FPGA來進行硬件加速以獲得醫療成像應用所需的處理能力和清晰度。隨著FPGA並行處理能力的提高，FPGA現在能很容易地處理圖像算法裡大規模的並行處理需求。FPGA器件能進行高效硬件加速的關鍵在於其內部多個RAM模塊的數據存取能力，從而允許同時對多個圖像數據塊進行並行處理。高速PCIe、LVDS以及高速外部存儲器接口也促進了數據採集前端和用戶接口/顯示系統後端與FPGA之間的大規模數據的輸入輸出。
圖像處理算法的提升通常需要一個靈活的架構，FPGA因此非常適於醫療電子市場。FPGA已開始逐步取代其他技術，預期將成為醫療電子市場成長最快的半導體器件。只要改變位流就能使其具備可編程的、靈活的和可重用的能力，因此相對ASIC而言，FPGA具有很大的優勢，因為ASIC很難滿足醫療成像設備頻繁升級的需求。
在醫療成像領域，譬如在實現超聲波應用的波束生成的時候需要計算一系列的高度複雜算法，而這些算法實質是多通道的。具有高度並行架構的 FPGA可以提供巨大的計算處理能力，並具備硬件可配置性，因而允許設計人員為其算法的理想實現開發出定製的架構，即波束生成的計算架構。儘管通用DSP 處理器可以為消費多媒體應用提供一個很好的平台，而可實現並行機制並可創建可編程的高端計算平台的FPGA則更能在便攜式醫療成像應用中提供軟硬件協同設計的顯著優勢。這時，Spartan-3A DSP或Virtex-5 DSP都可以用來實現諸如輸入並行化(deserialization)、內插濾波器、波束生成延遲以及變跡(apodization)等多通道波束生成功能。由於大多數圖像算法需要使用浮點計算，利用CoreGen IP就可以使FPGA具備浮點計算能力。
图1：DSP48A Slice具有针对滤波器优化的集成预加器，为Spartan-3A DSP器件提供了非凡的存储器容量和DSP性能。
圖1：DSP48A Slice具有針對濾波器優化的集成預加器，為Spartan-3A DSP器件提供了非凡的存儲器容量和DSP性能。
通常而言，Spartan-3A DSP是賽靈思低成本、低功率產品中擁有最多存儲器和DSP處理能力的器件，相對於競爭FPGA產品，Spartan-3A DSP 3400A具有25%的功耗效率優勢，其最低成本的器件在250Mhz頻率下的DSP性能也高達4.06GMAC/mW，因此更適合便攜式醫療成像應用；而Virtex-DSP則適用於有嚴格DSP處理需求的高端3D醫療成像的波束生成器上。
作者：林鴻瑞
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「集成電路盜版終結者」問世，芯片非法拷貝有望得到抑制
通過要求各種芯片在使用以前經由一種閉鎖和密鑰機制被安全地激活，反盜版配置減少了非法拷貝集成電路的機會。通過把加密的模塊添加至各種芯片之中，專利持有者可能要求在新製造出來的芯片開始工作之前先被激活。
「在電子行業中，有計劃的解剖微電子芯片正成為一種越來越嚴重的問題，」密歇根大學的教授Igor Markov表示，「我們的配置並不是無法拷貝的，但是，它確保購買許可且合法地生產芯片要比偽造芯片的成本更低。」
這種技術的工作原理是，把一種加密模塊加入芯片之上以閉鎖該芯片，只有通過電子方式插入正確的密鑰，這顆芯片才能發揮作用。激活過程可以通過原始設備製造商的測試儀來執行，該測試儀需要被連接至互聯網。通過這種辦法，採用盜竊的藍圖非法製造的芯片就可以被識別出來，從而要求買家嘗試激活那些非法製造的芯片。
這種稱為集成電路盜版終結者(Epic)的配置模塊是跟Rice University的Farinaz Koushanfar教授合作設計完成的，本週將在德國慕尼黑舉行的(2008年3月10-14日)設計自動化以及測試研討會上，將由密歇根大學的博士候選人Jarrod Roy正式宣佈。
被加密芯片將不採用序列號製造，但是，將配備一次性可編程存儲器，從而使得芯片在採用由專利持有者註冊的64比特隨機識別碼進行激活時能被記錄下順序號。因為識別碼僅僅能被使用一次，據配置模塊的發明人說，如果不對芯片做逆向工程處理的話，識別碼將無法再次使用；而逆向工程的成本遠遠比購買合法芯片要昂貴。
「在電子行業中，有計劃的解剖微電子芯片正成為一種越來越嚴重的問題，」密歇根大學的教授Igor Markov表示，「我們的配置並不是無法拷貝的，但是，它確保購買許可且合法地生產芯片要比偽造芯片的成本更低。」
這種技術的工作原理是，把一種加密模塊加入芯片之上以閉鎖該芯片，只有通過電子方式插入正確的密鑰，這顆芯片才能發揮作用。激活過程可以通過原始設備製造商的測試儀來執行，該測試儀需要被連接至互聯網。通過這種辦法，採用盜竊的藍圖非法製造的芯片就可以被識別出來，從而要求買家嘗試激活那些非法製造的芯片。
這種稱為集成電路盜版終結者(Epic)的配置模塊是跟Rice University的Farinaz Koushanfar教授合作設計完成的，本週將在德國慕尼黑舉行的(2008年3月10-14日)設計自動化以及測試研討會上，將由密歇根大學的博士候選人Jarrod Roy正式宣佈。
被加密芯片將不採用序列號製造，但是，將配備一次性可編程存儲器，從而使得芯片在採用由專利持有者註冊的64比特隨機識別碼進行激活時能被記錄下順序號。因為識別碼僅僅能被使用一次，據配置模塊的發明人說，如果不對芯片做逆向工程處理的話，識別碼將無法再次使用；而逆向工程的成本遠遠比購買合法芯片要昂貴。
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