加速設計流程 Aldec推新版Active-HDL工具

ASIC及FPGA設計工具以及混合語言模擬方案供應商Aldec.，近日宣佈Active-HDL最新版本Active-HDL 7.2，已於2006年12月11日正式上市。Active-HDL是一套以Windows為基礎，可支援FPGA/CPLD及ASIC設計輸入及驗證的平台，它可支援VHDL、Verilog、SystemVerilog、SystemC以及EDIF等從設計入門至硬體實現之完整流程。

Active-HDL號稱能提供所有設計最快之模擬速度，不論其原始碼語言或者target silicon，還包含嵌入式設備。Aldec在台總代理鈦思科技(Terasoft)表示，Active-HDL新版(7.2)增加了許多新的產品功能，例如：簡化了設計時的複雜度，提高生產力，加快行為層(behavioral)的速度；如RTL、VHDL、Verilog、SystemC、 SystemVerilog及EDIF的時間模擬速度等等。

Active-HDL新版相較於以往的版本在效能上有大幅度的改進及提升，如於SystemC的編譯速度加快了5倍；Verilog的編譯速度加快了2倍；VHDL則快了2.5倍。除此之外，利用SLP的技術可提升Verilog的模擬速度，從100%加快至150%，此一技術同時協助行為層的架構者提供實際的效能利益，尤其像是behavioral、gate和timing模擬等。透過Active-HDL的編譯器(compiler) 可對Verilog及VHDL進行加密(encrypted)。

Active-HDL新版亦改進了PLI/VHPI/VPI精靈的圖形化使用者介面。設計流程管理者(Design Flow Manager)也做了功能上的更新並可支援最新的合成(synthesis)、佈局及繞線(place and route)、及其它供應商的工具，如Actel、Altera、Lattice、Quicklogic及Xilinx等大廠。

此外Active-HDL新版同時改善了波型檢視器的速度，就好像控制滑鼠上的滾輪檢視功能一樣方便，能夠輕鬆地將畫面放大或縮小；波型檢視器裡也有一個一樣的控制器功能，只要按住CTRL鍵並利用滑鼠來回上下的動作即可控制。可以儲存之前檢視的畫面，並在2個cursors間觀看波型畫面。