上網時間 : 2008年05月05日
Synplicity公司日前宣佈第一個提供完整FPGA設計建置的通用IP整合安全流程──ReadyIP計劃。該計劃目標鎖定於簡化FPGA系統設計中的IP取得、評價和使用流程，讓用戶可藉由使用Synplify Pro或Synplify Premier等標準整合式合成環境方案，在其FPGA設計中輕鬆實現並整合不同第三方廠商的IP。
該ReadyIP 計劃包含利用標準的IP加密技術與版權管理來簡化系統評估的過程。System Designer是一種獨立不同的新技術並擁有整合獨立IP的功能，同時亦是Synplicity電路合成解決方案的一部份，利用「只要按鈕即可啟動」的網路權限，直接從Synplicity的FPGA設計環境獲得第三方供應商的IP，並利用SPIRIT Consortium的IP-XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作，當然也包括利用公司內部自行開發的IP。
Synplicity同時宣佈其ReadyIP計劃已獲得多家IP供應廠商的認同及支援，包括ARM、CAST、Gaisler Research和Tensilica，客戶將可透過這項新計劃從這些廠商獲得經過篩選的加密IP，並在多種不同的FPGA裝置平台上實現。
Synplicity 指出，由於該ReadyIP計劃具備可使用戶在取得技術授權前試用IP、提高使用IP整合系統時的設計效率，以及利用標準規格自行製己內部IP重複使用的整合流程等優勢，可說是產業的一大突破，並提供一個涵蓋整個產業的標準化設計流程，特別是其使用IP建置將使現有FPGA客戶受益。
該ReadyIP 解決方案可讓設計師在Synplicity的FPGA的合成開發環境下獲得第三方IP以及內部開發的IP；而如果選擇了Synplicity的 System Designer方案，則可該方案的功能來簡化IP整合流程。這個IP取得的功能是整合在Synplicity的合成環境，並經由網路瀏覽器取得。
ReadyIP 流程不僅支援SPIRIT Consortium的IP-XACT產業標準規格IP的整合和配置，也支援Synplicity的OpenIP加密方法，使IP供應商能夠安全地為潛在客戶和現有客戶提供IP。Synplicity現已捐贈此一加密方法給IEEE，其標準化的過程現正由IEEE P1735工作群組執行。
2008年5月9日 星期五
2008年4月30日 星期三
利用先進的FPGA I/O功能降低總體PCB製造成本
本文介紹了利用現代FPGA架構的先進性能管理PCB複雜性的新方法，即可以減少PCB佈線的擁塞，減少設計反覆、重新設計次數以及降低層和元件的數量。同時也概述了利用FPGA的靈活I/O特性降低PCB製造成本的方法。
內建嵌入式處理器、DSP和記憶體模組的高階FPGA有替代整個ASIC的趨勢。最新的FPGA元件能夠專門利用多個通用 I/O接腳來製作更寬的配置匯流排，因而加速編程時間，而這些接腳在配置完成後仍可作為正常的I/O接腳使用。元件複雜度的增加意味著接腳數量的增加，這會提高在PCB上整合這些元件的難度和成本。設計小組必須認真應對這一挑戰，以確保使用這些新的可程式元件時不會影響到產品的成本和上市時間。
接腳數量超過1,000的FPGA會給電路板設計帶來很大的麻煩。採用人工方式對這麼多數量的接腳進行佈局和佈線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反覆。儘管接腳數量提高了，封裝上的接腳間距仍保持不變，但PCB上的接腳密度卻有顯著的增加。隨之產生的佈線擁塞意味著大多數PCB設計師必須具備高密度互連(HDI)製造製程方面的豐富經驗。包含高數量接腳FPGA元件的PCB需要更多層的電路板，底線是每增加一層，製造成本增加10%到20%。
理想的I/O標準選擇和配置必須考慮PCB的電氣特性。最新FPGA元件的高速串列I/O使得FPGA和系統板之間的介面成為特別棘手的問題。例如數Gb收發器(MGT)技術旨在顯著縮短數據路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰。設計師現在不是擔心系統時序、上衝/下衝、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。
數Gb差分訊號的訊號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數)、過孔損耗和連接器損耗。根據具體實體位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數FPGA製造商推薦將數Gb收發器放置在 FPGA的四周，以避免打孔到內部訊號層。根據FPGA製造商的規格要求，仔細的堆疊規劃對這些訊號而言至關重要，以便達到仔細校準過的差分阻抗。
為了進一步解決好問題，FPGA I/0設計是靈活的。其它任何矽片技術都無法提供像FPGA元件這樣靈活的介面特性。過去由於電路板設計和FPGA設計小組沒有取得I/O設計同步致使許多PCB需要重新設計情況時有產生。具有I/O新功能的高接腳數量元件會顯著地增加PCB製造成本和整體上市時間，在這種情況下，本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的鴻溝。
傳統的突破
FPGA設計流程採用的方法基於硬體描述語言，而PCB仍採用原理圖輸入方法。對複雜度不高的元件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種連續步驟：
1. FPGA設計師定義設計頂層模組，並設立邏輯訊號；
2. FPGA設計師在FPGA合成步驟中鎖定一些特殊訊號(時脈訊號、專門的高速訊號)；
3. FPGA供應商的佈局佈線軟體自動將其它的FPGA頂層訊號分配到實體元件接腳，並製作FPGA接腳映射文件；
4. FPGA小組將接腳映射資訊發送給PCB設計小組，同時庫管理員製作FPGA元件的定義；
5. PCB設計師製作FPGA的符號並將它導入PCB原理圖設計；
6. 根據PCB的原理圖進行PCB的佈局佈線。
將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介於步驟3和4之間)。每個接腳有很多屬性，包括邏輯訊號名、實體接腳號、接腳方向、接腳組(接腳交換組)、FPGA元件普通接腳名稱和差分訊號接腳對等。這樣，有一千個接腳的元件意味著PCB庫管理員需要無任何差錯地輸入6,000個數據。為了適合原理圖紙張的大小，高接腳數量的符號通常需要被分割成若干部份。這些部份的符號製作和管理工作需要花數天到數周的時間。每次FPGA到訊號接腳映射關係的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯訊號名和實體接腳號在FPGA流程和PCB流程之間沒有得到同步，那麼放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA佈局佈線流程中，I/O設計肯定是要修改的，因為佈局佈線需要‘I/O自由分配’以滿足FPGA的時序約束條件。FPGA設計師必須採取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由於在PCB設計時整合高數量接腳FPGA元件的代價非常高，設計小組經常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB製造成本的機會。許多設計小組很早就鎖定了I/O分配，隨後卻發現為了滿足PCB佈線或性能要求必須改變FPGA I/O的設計。由於沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。
兩方面的約束條件
約束條件可以分成兩個部份，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計時序要求(時序約束)、元件的規模和架構(佈線約束)以及應用於I/O緩衝記憶體的I/O標準(I/O約束)。導入可配置的I/O ASIC巨集單元意味著每個元件具有更大的靈活性，可以支援更廣泛的信號傳輸標準，但這也會造成緊密相鄰的元件應採用哪個標準的約束情況。為了最大化這樣的靈活性，可以將元件訊號分成若干I/O組，因而使分配規則進一步複雜。每一種約束都會影響I/O的分配。
在電路板設計這邊，最佳的I/O分配取決於可用佈線層的數量和PCB上元件的方位(佈線約束)。除了佈線約束外，PCB版圖必須滿足訊號完整性(SI)和整個系統設計時序約束條件(SI和時序約束)。由於這些SI和時序約束會限制電路板上走線的長度、空隙和其它實體參數，因此也會影響I/O埠的接腳位置。下面列出了可能會影響I/O設計一些約束條件：
* FPGA時序
* FPGA可佈線性
* FPGA I/O
* PCB可佈線性
* PCB SI和時序
因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協調。
橋接FPGA-PCB設計流程
FPGA設計師必須滿足合成和佈局佈線約束以符合時序規定要求，而PCB設計師必須在後端約束設計以便滿足系統級的時序和SI要求。隨著設計複雜性的提高，這些約束在兩個設計流程之間可能產生衝突。
第一個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環境中所使用的工具套件的一致性。基於語言的FPGA HDL描述必須被正確地描述成包含接腳分配數據的原理圖符號，並保持與PCB版圖工具的正確鏈接。最後，這兩個設計領域必須透過PCB上正確的FPGA接腳分配來保持同步，並以原理圖符號和PCB外形資料庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。
例如，為了滿足嚴苛的上市時間目標，一塊PCB可能包含多個平行設計高接腳數FPGA。每個FPGA封裝內接腳輸出的變化必須連續反饋給PCB原理圖和版圖設計資料庫。PCB的高速SI分析工具必須能夠存取I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB佈線也可能要求FPGA接腳輸出的調整。在這雙重追蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA 供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。
最大的障礙在於將FPGA佈局佈線工具結果傳送給原理圖和PCB版圖工具。如前所述，對於1,000個接腳以上的單個 FPGA元件來說，這一過程可能要花一周的時間。隨著平行的FPGA-PCB設計過程的進行，接腳輸出變化(典型情況是4到6次)以及缺少完全自動的 FPGA工具到PCB原理圖符號和幾何傳送過程，將導致設計進度被打亂。如果PCB設計系統能夠理解FPGA的接腳交換和驅動器規則，那麼就能在PCB環境中實現這些接腳的變化，並自動反饋給FPGA工具。
為了確保獲得正確的性能，需要執行包括PCB上實際佈線在內的高速驗證。隨著數Gb高速訊號的普及，FPGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz範圍內進行訊號分析的PCB驗證工具，整個設計SI和性能就能得到充分驗證。
設計小組可能分佈在世界上不同的地區，這在大型組織機構中經常見到。這時需要採用內建數據管理方法學使設計師們合作進行FPGA的板上整合，並追蹤任何一個設計師做出的每個修改。因此讓這兩個工具套件一起工作的關鍵在於這兩個流程所採用的工具之間的緊密介面。
如果設計小組能在FPGA I/O設計階段就開始前端的合作，那麼他們勢必就能消除設計反覆。對於適合FPGA和PCB實現的獨特平行、互動式設計方法來說這是一種非常迫切的需求，它能最大可能地製作可佈線的設計，並一次性地滿足SI和時序要求。新的整合化系統設計工具，如明導資訊公司的I/O Designer，就提供了這樣一種能夠滿足這些特殊需求的合作環境。
一致性、自動化和可擴充性
大多數FPGA I/O設計產生在設計過程中的邏輯抽象級。而實際上為了便於完成PCB設計過程，I/O設計必須在實體級進行。在設計過程中給每套約束指定優先級後形勢將變得更複雜。
如果目標只是盡快完成電路板原型，那麼接腳輸出必須在設計過程早期固定下來。理想情況是，為了滿足PCB約束條件並得到最最佳化的PCB，PCB版圖設計師應該在PCB版圖設計過程中決定接腳的分配方案，同時自動完成所有的FPGA約束。過去，I/O分配是由FPGA供應商提供的佈局佈線工具自動完成的，很少考慮到PCB的要求。然而，隨著PCB複雜度的提高，這一過程需要得到設計小組的認真管理。因此目前典型的設計過程是在合成和佈局佈線過程之前就定義好這些前端約束。一般這些約束先被定義在特殊工具約束文件中，再直接傳遞給合成工具，然後轉送給佈局佈線工具。透過 ASCII約束文件定義約束條件時要求設計師在分配I/O埠之前很好地理解FPGA I/O接腳詳細內容和分配規則(FPGA I/O約束)。而這一工作一般是由FPGA設計師完成的，但他們可能不太明白PCB版圖細節，因此不會最最佳化這一部份設計。
I/O設計過程是將所選FPGA連接到電路板上所有周邊元件時最佳化接腳分配的第一個步驟。I/O Designer能夠解決這一問題。為了最終決定電路板最佳化過程，I/O Designer將管理和控制PCB版圖設計過程中的接腳交換，同時確保這些交換不會破壞任何的FPGA技術規則。I/O Designer能使用戶以特殊的方式貫穿整個設計流程，從頂層HDL描述到PCB級符號，甚至到FPGA佈局佈線工具所需的實體接腳資訊。它能背注佈局佈線、PCB原理圖和版圖工具中產生的任何FPGA修改。因此這樣的工具能為設計HDL和FPGA實體實現的數位工程師以及採用元件符號的電路板設計師提供一個集中統一的環境。這樣做具有下面三大優點：
一致性。每當設計師修改接腳輸出時，這種變化應該自動傳遞給FPGA設計用到的其它設計工具。如果PCB設計師決定交換兩個接腳，而這種交換又會影響到FPGA的內部佈線。I/O Designer能夠確保FPGA和PCB流程是一致的。作為一種數據管理工具，它監視每個流程並管理所有產生的變化。它能追蹤PCB的接腳交換，並即時修改相關的文件。I/O Designer會根據HDL設計和接腳I/O分配過程產生FPGA佈局佈線約束，並根據‘後佈線’接腳數據製作必要的符號、原理圖和分層關係。
自動化。FPGA佈局佈線過程的自動化以及時序和I/O約束的管理相對比較容易實現。但PCB版圖設計過程的全自動化比較困難，因為有許多可變因素需要考慮。在PCB版圖設計過程中，設計師要考慮整個電路板的佈線，同時又要避免破壞任何時序、SI和可佈線性約束條件。因此任何設計用於在電路板上整合FPGA的工具需要重點實現FPGA約束管理的自動化，同時允許設計師在PCB版圖設計中能集中精力執行‘難以自動完成’的任務。這樣的工具還必須有內建的包含了Altera、Actel和Xilinix等供應商提供的必要元件資訊的庫，以便使約束得到順利實施以及使FPGA和 PCB設計流程中所有工具能夠得到良好地整合。I/O Designer可以利用I/O設計資訊自動產生必要的符號和原理圖，並在I/O分配修改時維護好這些原理圖。如果變化來自於FPGA一側，那麼原理圖經過簡單更新後就可將變化傳遞給PCB版圖工具。
可擴充性。在設計階段重新選用規模更大或更小的元件比較常見。由於FPGA元件的每個接腳具有特殊的屬性(如前所述可定義為 FPGA I/O約束)，設計師在分配I/O接腳時需要考慮向更大或更小規模元件轉移的可能性。有了I/O Designer後，設計小組在決定切換至更大或更小FPGA時就無需重新分配I/O。由於改變I/O設計經常會造成額外的電路板重新設計工作，因此，如果沒有十分的必要應避免這樣的作業。
利用FPGA的靈活性
現代FPGA架構包含可程式的I/O，可支援50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分訊號(LVDS)I/O 標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現代的FPGA元件架構將接腳集合分組成‘接腳組(pin-bank)’。在同一個接腳組中接腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同接腳組中的接腳可能被指定不相容的I/O標準，因此會導致不同的情況。
一種情況是為了滿足PCB互連性能要求或PCB的可佈線性，PCB設計師可能要求修改FPGA I/O接腳。另外一種情況是最初的接腳改變造成了不同I/O標準同時存在的問題，迫使已有訊號轉移到新的接腳組。最後一種情況是前一種情況下重新定位的訊號又造成了不同I/O標準同時存在的問題，迫使現有訊號被轉移到新的接腳組。
LVDS訊號線對主要用於高速訊號傳輸，此時SI問題比較突出。當FPGA元件中的一個訊號被賦於LVDS I/O標準時，這個FPGA訊號就需要用到FPGA封裝中的2個接腳。LVDS訊號會改善PCB的性能，但也會產生附加的約束條件。LVDS線對必須： 1)長度差在±10%之內；2)在整個走線長度內差分線對保持固定的間距。
FPGA邏輯訊號使用太多的LVDS I/O標準會導致使用更大且具有更多接腳的FPGA封裝。而不採用LVDS I/O標準意味著產品性能會受到限制，甚至達到許多產品設計小組無法接受的程度。從單個接腳到雙接腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用最少的LVDS I/O訊號滿足系統性能約束條件。總之，盡量減少LVDS的使用可以降低PCB製造的複雜性和成本。
在I/O Designer等工具中置入I/O接腳組規則(PCB設計師很容易透過直觀易用的GUI學會)可以釋放PCB設計師的精力，開拓他們的視野，因而讓他們更有效地參與FPGA I/O設計過程。在掌握了FPGA I/O的平行FPGA和PCB小組設計、實現了FPGA和PCB設計流程中實體整合的自動化後，設計小組就能充分利用FPGA I/O的靈活性減少PCB佈線的擁塞。認真檢查現代FPGA架構和它們的用途可以發現很多有趣的事實：
* 在同一接腳組中的接腳很容易實現交換；
* 設計中同一匯流排內的訊號一般都分配到同一接腳組(充分利用接腳的易交換性)；
* 對設計中的匯流排訊號來說接腳組並不代表最佳的實體設計。(從圖3可以看出，使用相同的接腳組會迫使匯流排訊號在PCB上相互交叉)
通常學會高效地使用多個接腳組可以實體最佳化FPGA的I/O，並消除匯流排中的交叉訊號，同時也可能減少製造PCB所需的訊號層數量，因而達到降低成本的目的。
隨著目前高速、高閘數、高接腳數FPGA的出現，FPGA設計唯一永恒的主題是不斷產生的變化，包括為了滿足時序和損耗要求的互連級變化和FPGA本身內部接腳分配階段的變化。FPGA設計具有的高度靈活性對電路板設計師來說也許是一個最大的夢魘。FPGA公司應該明智地認真檢查現有技術，確保今天的FPGA所提供的巨大靈活性和強大功能不會太過而成為PCB實現的潛在障礙。像I/O Designer這樣的工具能夠實現PCB佈局和驗證所需的原理圖連接自動化，而且它還能記住哪個訊號連接連到了哪個元件接腳，並指示這些接腳如何映射到原始的電路板級匯流排結構。依靠正確的軟體工具以及FPGA和PCB設計平行路徑之間的緊密合作，FPGA設計和實現進度就可能節省‘周’數量級的時間，因而顯著地降低總體成本。
作者：Rick Stroot
產品行銷經理
E-mail: rick_stroot@mentor.com
Mentor Graphics
內建嵌入式處理器、DSP和記憶體模組的高階FPGA有替代整個ASIC的趨勢。最新的FPGA元件能夠專門利用多個通用 I/O接腳來製作更寬的配置匯流排，因而加速編程時間，而這些接腳在配置完成後仍可作為正常的I/O接腳使用。元件複雜度的增加意味著接腳數量的增加，這會提高在PCB上整合這些元件的難度和成本。設計小組必須認真應對這一挑戰，以確保使用這些新的可程式元件時不會影響到產品的成本和上市時間。
接腳數量超過1,000的FPGA會給電路板設計帶來很大的麻煩。採用人工方式對這麼多數量的接腳進行佈局和佈線是非常低效的，特別是當FPGA設計有稍許修改時會造成費時的電路板設計反覆。儘管接腳數量提高了，封裝上的接腳間距仍保持不變，但PCB上的接腳密度卻有顯著的增加。隨之產生的佈線擁塞意味著大多數PCB設計師必須具備高密度互連(HDI)製造製程方面的豐富經驗。包含高數量接腳FPGA元件的PCB需要更多層的電路板，底線是每增加一層，製造成本增加10%到20%。
理想的I/O標準選擇和配置必須考慮PCB的電氣特性。最新FPGA元件的高速串列I/O使得FPGA和系統板之間的介面成為特別棘手的問題。例如數Gb收發器(MGT)技術旨在顯著縮短數據路徑，同時戲劇性地提高吞吐量。然而這些高速I/O會帶來新的挑戰。設計師現在不是擔心系統時序、上衝/下衝、串擾和正確端接，而是關心介電損耗、趨膚效應和確定性/隨機性抖動問題及其對碼間干擾的影響。
數Gb差分訊號的訊號劣化和衰減主要有三大原因：介電損耗(是長度和板材的函數)、過孔損耗和連接器損耗。根據具體實體位置的不同，每個過孔的損耗將在0.5dB到1dB之間，而總的損耗裕量只不是10dB到15dB之間。因此，大多數FPGA製造商推薦將數Gb收發器放置在 FPGA的四周，以避免打孔到內部訊號層。根據FPGA製造商的規格要求，仔細的堆疊規劃對這些訊號而言至關重要，以便達到仔細校準過的差分阻抗。
為了進一步解決好問題，FPGA I/0設計是靈活的。其它任何矽片技術都無法提供像FPGA元件這樣靈活的介面特性。過去由於電路板設計和FPGA設計小組沒有取得I/O設計同步致使許多PCB需要重新設計情況時有產生。具有I/O新功能的高接腳數量元件會顯著地增加PCB製造成本和整體上市時間，在這種情況下，本文推薦的解決方案就能夠跨越FPGA和PCB設計流程之間的日漸變寬的鴻溝。
傳統的突破
FPGA設計流程採用的方法基於硬體描述語言，而PCB仍採用原理圖輸入方法。對複雜度不高的元件來說，傳統流程是可以接受的，FPGA和PCB可以在不同的設計環境中分別進行設計。然而，這種傳統的FPGA和PCB設計小組獨立工作模式帶來的是以下這種連續步驟：
1. FPGA設計師定義設計頂層模組，並設立邏輯訊號；
2. FPGA設計師在FPGA合成步驟中鎖定一些特殊訊號(時脈訊號、專門的高速訊號)；
3. FPGA供應商的佈局佈線軟體自動將其它的FPGA頂層訊號分配到實體元件接腳，並製作FPGA接腳映射文件；
4. FPGA小組將接腳映射資訊發送給PCB設計小組，同時庫管理員製作FPGA元件的定義；
5. PCB設計師製作FPGA的符號並將它導入PCB原理圖設計；
6. 根據PCB的原理圖進行PCB的佈局佈線。
將FPGA I/O設計數據傳送到PCB流程通常需要人工進行數據的重新輸入(介於步驟3和4之間)。每個接腳有很多屬性，包括邏輯訊號名、實體接腳號、接腳方向、接腳組(接腳交換組)、FPGA元件普通接腳名稱和差分訊號接腳對等。這樣，有一千個接腳的元件意味著PCB庫管理員需要無任何差錯地輸入6,000個數據。為了適合原理圖紙張的大小，高接腳數量的符號通常需要被分割成若干部份。這些部份的符號製作和管理工作需要花數天到數周的時間。每次FPGA到訊號接腳映射關係的修改所導致的原理圖連接更新同樣也是一個漫長又容易出錯的過程。如果邏輯訊號名和實體接腳號在FPGA流程和PCB流程之間沒有得到同步，那麼放置在PCB上的FPGA就可能無法正常工作。
在典型的FPGA佈局佈線流程中，I/O設計肯定是要修改的，因為佈局佈線需要‘I/O自由分配’以滿足FPGA的時序約束條件。FPGA設計師必須採取額外的步驟鎖定I/O設計，以便設計進展時能保持不變。由於在PCB設計時整合高數量接腳FPGA元件的代價非常高，設計小組經常在設計過程的早期就鎖定FPGA的I/O設計。I/O設計鎖定在降低FPGA-PCB的整合維護成本的同時，也失去了降低PCB製造成本的機會。許多設計小組很早就鎖定了I/O分配，隨後卻發現為了滿足PCB佈線或性能要求必須改變FPGA I/O的設計。由於沒有充分準備好有效地應對FPGA I/O的變化，這些設計小組通常都造成設計延遲。
兩方面的約束條件
約束條件可以分成兩個部份，即FPGA約束和PCB版圖約束。FPGA約束條件包括設計時序要求(時序約束)、元件的規模和架構(佈線約束)以及應用於I/O緩衝記憶體的I/O標準(I/O約束)。導入可配置的I/O ASIC巨集單元意味著每個元件具有更大的靈活性，可以支援更廣泛的信號傳輸標準，但這也會造成緊密相鄰的元件應採用哪個標準的約束情況。為了最大化這樣的靈活性，可以將元件訊號分成若干I/O組，因而使分配規則進一步複雜。每一種約束都會影響I/O的分配。
在電路板設計這邊，最佳的I/O分配取決於可用佈線層的數量和PCB上元件的方位(佈線約束)。除了佈線約束外，PCB版圖必須滿足訊號完整性(SI)和整個系統設計時序約束條件(SI和時序約束)。由於這些SI和時序約束會限制電路板上走線的長度、空隙和其它實體參數，因此也會影響I/O埠的接腳位置。下面列出了可能會影響I/O設計一些約束條件：
* FPGA時序
* FPGA可佈線性
* FPGA I/O
* PCB可佈線性
* PCB SI和時序
因為這些約束條件是由不同的設計師管理的(例如FPGA、PCB和SI設計師)，又會影響到相同的I/O分配過程，因此很難協調。
橋接FPGA-PCB設計流程
FPGA設計師必須滿足合成和佈局佈線約束以符合時序規定要求，而PCB設計師必須在後端約束設計以便滿足系統級的時序和SI要求。隨著設計複雜性的提高，這些約束在兩個設計流程之間可能產生衝突。
第一個需要解決的問題是加強兩個設計小組之間的溝通。另外一個關鍵的課題是確保HDL、FPGA和PCB環境中所使用的工具套件的一致性。基於語言的FPGA HDL描述必須被正確地描述成包含接腳分配數據的原理圖符號，並保持與PCB版圖工具的正確鏈接。最後，這兩個設計領域必須透過PCB上正確的FPGA接腳分配來保持同步，並以原理圖符號和PCB外形資料庫來進行表示，即使是不同的設計小組使用完全不同的工具套件也應如此。
例如，為了滿足嚴苛的上市時間目標，一塊PCB可能包含多個平行設計高接腳數FPGA。每個FPGA封裝內接腳輸出的變化必須連續反饋給PCB原理圖和版圖設計資料庫。PCB的高速SI分析工具必須能夠存取I/O收發器的驗證模型。為了完整或滿足高速時序要求的PCB佈線也可能要求FPGA接腳輸出的調整。在這雙重追蹤過程中，FPGA設計師可以使用來自EDA供應商和FPGA 供應商的工具。PCB設計師可以使用另外一家EDA供應商的工具，而這一工具不必與FPGA工具供應商提供的工具相同。
最大的障礙在於將FPGA佈局佈線工具結果傳送給原理圖和PCB版圖工具。如前所述，對於1,000個接腳以上的單個 FPGA元件來說，這一過程可能要花一周的時間。隨著平行的FPGA-PCB設計過程的進行，接腳輸出變化(典型情況是4到6次)以及缺少完全自動的 FPGA工具到PCB原理圖符號和幾何傳送過程，將導致設計進度被打亂。如果PCB設計系統能夠理解FPGA的接腳交換和驅動器規則，那麼就能在PCB環境中實現這些接腳的變化，並自動反饋給FPGA工具。
為了確保獲得正確的性能，需要執行包括PCB上實際佈線在內的高速驗證。隨著數Gb高速訊號的普及，FPGA供應商提供的設計套件必須包含精確的IBIS、Spice或VHDL-AMS模型。有了這些模型以及能夠在GHz範圍內進行訊號分析的PCB驗證工具，整個設計SI和性能就能得到充分驗證。
設計小組可能分佈在世界上不同的地區，這在大型組織機構中經常見到。這時需要採用內建數據管理方法學使設計師們合作進行FPGA的板上整合，並追蹤任何一個設計師做出的每個修改。因此讓這兩個工具套件一起工作的關鍵在於這兩個流程所採用的工具之間的緊密介面。
如果設計小組能在FPGA I/O設計階段就開始前端的合作，那麼他們勢必就能消除設計反覆。對於適合FPGA和PCB實現的獨特平行、互動式設計方法來說這是一種非常迫切的需求，它能最大可能地製作可佈線的設計，並一次性地滿足SI和時序要求。新的整合化系統設計工具，如明導資訊公司的I/O Designer，就提供了這樣一種能夠滿足這些特殊需求的合作環境。
一致性、自動化和可擴充性
大多數FPGA I/O設計產生在設計過程中的邏輯抽象級。而實際上為了便於完成PCB設計過程，I/O設計必須在實體級進行。在設計過程中給每套約束指定優先級後形勢將變得更複雜。
如果目標只是盡快完成電路板原型，那麼接腳輸出必須在設計過程早期固定下來。理想情況是，為了滿足PCB約束條件並得到最最佳化的PCB，PCB版圖設計師應該在PCB版圖設計過程中決定接腳的分配方案，同時自動完成所有的FPGA約束。過去，I/O分配是由FPGA供應商提供的佈局佈線工具自動完成的，很少考慮到PCB的要求。然而，隨著PCB複雜度的提高，這一過程需要得到設計小組的認真管理。因此目前典型的設計過程是在合成和佈局佈線過程之前就定義好這些前端約束。一般這些約束先被定義在特殊工具約束文件中，再直接傳遞給合成工具，然後轉送給佈局佈線工具。透過 ASCII約束文件定義約束條件時要求設計師在分配I/O埠之前很好地理解FPGA I/O接腳詳細內容和分配規則(FPGA I/O約束)。而這一工作一般是由FPGA設計師完成的，但他們可能不太明白PCB版圖細節，因此不會最最佳化這一部份設計。
I/O設計過程是將所選FPGA連接到電路板上所有周邊元件時最佳化接腳分配的第一個步驟。I/O Designer能夠解決這一問題。為了最終決定電路板最佳化過程，I/O Designer將管理和控制PCB版圖設計過程中的接腳交換，同時確保這些交換不會破壞任何的FPGA技術規則。I/O Designer能使用戶以特殊的方式貫穿整個設計流程，從頂層HDL描述到PCB級符號，甚至到FPGA佈局佈線工具所需的實體接腳資訊。它能背注佈局佈線、PCB原理圖和版圖工具中產生的任何FPGA修改。因此這樣的工具能為設計HDL和FPGA實體實現的數位工程師以及採用元件符號的電路板設計師提供一個集中統一的環境。這樣做具有下面三大優點：
一致性。每當設計師修改接腳輸出時，這種變化應該自動傳遞給FPGA設計用到的其它設計工具。如果PCB設計師決定交換兩個接腳，而這種交換又會影響到FPGA的內部佈線。I/O Designer能夠確保FPGA和PCB流程是一致的。作為一種數據管理工具，它監視每個流程並管理所有產生的變化。它能追蹤PCB的接腳交換，並即時修改相關的文件。I/O Designer會根據HDL設計和接腳I/O分配過程產生FPGA佈局佈線約束，並根據‘後佈線’接腳數據製作必要的符號、原理圖和分層關係。
自動化。FPGA佈局佈線過程的自動化以及時序和I/O約束的管理相對比較容易實現。但PCB版圖設計過程的全自動化比較困難，因為有許多可變因素需要考慮。在PCB版圖設計過程中，設計師要考慮整個電路板的佈線，同時又要避免破壞任何時序、SI和可佈線性約束條件。因此任何設計用於在電路板上整合FPGA的工具需要重點實現FPGA約束管理的自動化，同時允許設計師在PCB版圖設計中能集中精力執行‘難以自動完成’的任務。這樣的工具還必須有內建的包含了Altera、Actel和Xilinix等供應商提供的必要元件資訊的庫，以便使約束得到順利實施以及使FPGA和 PCB設計流程中所有工具能夠得到良好地整合。I/O Designer可以利用I/O設計資訊自動產生必要的符號和原理圖，並在I/O分配修改時維護好這些原理圖。如果變化來自於FPGA一側，那麼原理圖經過簡單更新後就可將變化傳遞給PCB版圖工具。
可擴充性。在設計階段重新選用規模更大或更小的元件比較常見。由於FPGA元件的每個接腳具有特殊的屬性(如前所述可定義為 FPGA I/O約束)，設計師在分配I/O接腳時需要考慮向更大或更小規模元件轉移的可能性。有了I/O Designer後，設計小組在決定切換至更大或更小FPGA時就無需重新分配I/O。由於改變I/O設計經常會造成額外的電路板重新設計工作，因此，如果沒有十分的必要應避免這樣的作業。
利用FPGA的靈活性
現代FPGA架構包含可程式的I/O，可支援50種以上不同的I/O標準。一般用得比較多的是單端和低電壓差分訊號(LVDS)I/O 標準。雖然FPGA I/O設計是可變的，但它們的靈活性也有一定的限制。現代的FPGA元件架構將接腳集合分組成‘接腳組(pin-bank)’。在同一個接腳組中接腳共享參考電壓等某些共同的特性，因此通常是可交換的。但在不同接腳組中的接腳可能被指定不相容的I/O標準，因此會導致不同的情況。
一種情況是為了滿足PCB互連性能要求或PCB的可佈線性，PCB設計師可能要求修改FPGA I/O接腳。另外一種情況是最初的接腳改變造成了不同I/O標準同時存在的問題，迫使已有訊號轉移到新的接腳組。最後一種情況是前一種情況下重新定位的訊號又造成了不同I/O標準同時存在的問題，迫使現有訊號被轉移到新的接腳組。
LVDS訊號線對主要用於高速訊號傳輸，此時SI問題比較突出。當FPGA元件中的一個訊號被賦於LVDS I/O標準時，這個FPGA訊號就需要用到FPGA封裝中的2個接腳。LVDS訊號會改善PCB的性能，但也會產生附加的約束條件。LVDS線對必須： 1)長度差在±10%之內；2)在整個走線長度內差分線對保持固定的間距。
FPGA邏輯訊號使用太多的LVDS I/O標準會導致使用更大且具有更多接腳的FPGA封裝。而不採用LVDS I/O標準意味著產品性能會受到限制，甚至達到許多產品設計小組無法接受的程度。從單個接腳到雙接腳I/O標準(或反過來)的輕易改變能力能使整個設計小組使用最少的LVDS I/O訊號滿足系統性能約束條件。總之，盡量減少LVDS的使用可以降低PCB製造的複雜性和成本。
在I/O Designer等工具中置入I/O接腳組規則(PCB設計師很容易透過直觀易用的GUI學會)可以釋放PCB設計師的精力，開拓他們的視野，因而讓他們更有效地參與FPGA I/O設計過程。在掌握了FPGA I/O的平行FPGA和PCB小組設計、實現了FPGA和PCB設計流程中實體整合的自動化後，設計小組就能充分利用FPGA I/O的靈活性減少PCB佈線的擁塞。認真檢查現代FPGA架構和它們的用途可以發現很多有趣的事實：
* 在同一接腳組中的接腳很容易實現交換；
* 設計中同一匯流排內的訊號一般都分配到同一接腳組(充分利用接腳的易交換性)；
* 對設計中的匯流排訊號來說接腳組並不代表最佳的實體設計。(從圖3可以看出，使用相同的接腳組會迫使匯流排訊號在PCB上相互交叉)
通常學會高效地使用多個接腳組可以實體最佳化FPGA的I/O，並消除匯流排中的交叉訊號，同時也可能減少製造PCB所需的訊號層數量，因而達到降低成本的目的。
隨著目前高速、高閘數、高接腳數FPGA的出現，FPGA設計唯一永恒的主題是不斷產生的變化，包括為了滿足時序和損耗要求的互連級變化和FPGA本身內部接腳分配階段的變化。FPGA設計具有的高度靈活性對電路板設計師來說也許是一個最大的夢魘。FPGA公司應該明智地認真檢查現有技術，確保今天的FPGA所提供的巨大靈活性和強大功能不會太過而成為PCB實現的潛在障礙。像I/O Designer這樣的工具能夠實現PCB佈局和驗證所需的原理圖連接自動化，而且它還能記住哪個訊號連接連到了哪個元件接腳，並指示這些接腳如何映射到原始的電路板級匯流排結構。依靠正確的軟體工具以及FPGA和PCB設計平行路徑之間的緊密合作，FPGA設計和實現進度就可能節省‘周’數量級的時間，因而顯著地降低總體成本。
作者：Rick Stroot
產品行銷經理
E-mail: rick_stroot@mentor.com
Mentor Graphics
2008年4月26日 星期六
核心矽晶片市場成長強勁 呈現大者恆大趨勢
核心矽晶片市場成長強勁 呈現大者恆大趨勢
上網時間 : 2008年04月25日
全球核心矽晶片市場在2007年成長強勁，但根據市場研究公司iSuppli的調查報告指出，只有市場中的領先廠商受益最多，它們的市場佔有率繼續上升，並侵蝕規模較小廠商的地盤。iSuppli將該市場分為ASIC、可程式邏輯元件(PLD)和ASSP等幾個領域。
根據iSuppli的數據，2007年全球核心矽晶片市場從2006年的929.7億美元成長至991億美元，成長率為6.6%。該公司表示，談到半導體，一般人可能會聯想到記憶體或微處理器，但實際上核心矽晶片是半導體市場中最大的單一領域，佔整體營收的36%以上。
以廠商營收排名來看，全球最大的核心矽晶片供應商是德州儀器(TI)，2007年銷售額達74億美元，不過較2006年下滑了4.1%；英特爾 (Intel)位居第二，高通(Qualcomm)和新力(Sony)則分別躍升至第三和第四位名。而IBM則因遊戲機晶片銷售不佳而跌出了前10名。
ASSP大廠成功之道在於專注
ASSP是核心矽晶片市場最大的領域，2007年營業額超過730億美元。iSuppli表示，ASSP供應商的成功之道，就是強烈專注於正確的終端應用領域。實際上，沒有一家頂級ASSP供應商能在兩個以上的終端應用領域取得成功。
例如頭號ASSP供應商英特爾，其80%以上的ASSP營業收入來自電腦領域，而第二大ASSP供應商高通只專注於無線領域。在五大供應商中，只有德州儀器的ASSP業務針對兩個以上的應用領域。
2007 年，10大ASSP供應商佔有整體市場的51.2%，其中英特爾和高通的成長率大約分別是整體核心矽晶片市場的兩倍和四倍；而核心矽晶片市場的成長率，又是整體半導體市場的兩倍半。整體來看，10大ASSP廠商排名相對變化不大，新面孔只有排名第八的新力，另外AMD的排名下降了五名，來到第十四名。
ASIC廠商著重應用解決方案提供
而ASIC領域的市佔率與ASSP一樣出現集中現象，且程度更大。iSuppli指出，2006年的前10大ASIC供應商合計佔總體ASIC市場的73.8%，但一年後該比例上升到了78.4%。
iSuppli 表示，ASIC市場中的一個關鍵成功因素，不是原料矽技術，而是強烈專注於企業應用。前者在上世紀90年代足以保證廠商獲得成功，當時ASIC仍然主要是 “膠合邏輯(glue logic)”，而客戶主要是購買邏輯閘；只要廠商能夠提供最多時脈、速度最快的邏輯閘，就能大獲全勝。
但現在，成功的ASIC供應商是銷售應用解決方案的廠商，而不是銷售矽的廠商，而且那些最專注於應用的廠商才有可能獲得成功；專注於消費性領域的三星電子(Samsung)就是一個很好的例子。
根據iSuppli的調查數據，2007年三星的營收成長了31%，在ASIC市場的排名從2006年時的第十四上升至第十，首次躋身該領域的前十大廠商。另一個因專注於應用而獲得成功的ASIC供應商是Elmos；該公司專長汽車領域，07年營收成長16%，首次進入二十強行列。
此外LSI的ASIC市佔率也有較大提升。iSuppli表示，歷史上LSI也是業界的領先廠商之一，而且在1990年代一直是最大的專業ASIC供應商；不過該公司曾跌出前十名，ASIC營業收入降到了低於10年前的水準。
直到2007年，原在2006年排名第十一的LSI收購了排名第十的Agere；雖然該公司將主要由ASSP組成的消費性產品線賣給了Magnum Semiconductor，又把無線產品部門賣給了英飛凌(Infineon)，但來自Agere的儲存與有線通訊產品的營收，仍將LSI推回到前十大廠商之列；目前該公司穩居第八名。
在ASIC市場佔有率下降的廠商中，顯然有些較專注於發展ASSP產品；如飛思卡爾(Freescale)從第七跌到了第十二，其ASIC市場佔有率從4.7%降至2.3%，營收下滑了5億美元。不過，該公司的ASSP營收大幅成長了2.5億美元。
PLD廠商市佔率集中程度最高
而PLD領域雖是核心矽晶片市場中最小的一個，廠商市佔率的集中程度更高。iSuppli指出，該領域兩大廠賽靈思(Xilinx)與Altera的市場佔有率雙雙上升，幾乎每年都一樣──儘管這兩家廠商的營收皆有下滑。
iSuppli分析，前兩大PLD廠商的市場佔有率成長，是來自排名第三的Lattice Semiconductor；後者儘管推出了非常有競爭力的產品線，但仍然面臨困境。而另一家業者Actel在2007年擴大了其PLD營收，市場佔有率也有顯著的提升。
隨著產業走向成熟，市場整合是自然現象；iSuppli認為，由於半導體技術壽命短暫，隨著開發成本的上升，這樣的趨勢將會持續下去。而雖然深具創意的新創公司總會在核心矽晶片領域找到發展空間，但可預期的是業界大廠仍將繼續囊括大部分的市佔率。
上網時間 : 2008年04月25日
全球核心矽晶片市場在2007年成長強勁，但根據市場研究公司iSuppli的調查報告指出，只有市場中的領先廠商受益最多，它們的市場佔有率繼續上升，並侵蝕規模較小廠商的地盤。iSuppli將該市場分為ASIC、可程式邏輯元件(PLD)和ASSP等幾個領域。
根據iSuppli的數據，2007年全球核心矽晶片市場從2006年的929.7億美元成長至991億美元，成長率為6.6%。該公司表示，談到半導體，一般人可能會聯想到記憶體或微處理器，但實際上核心矽晶片是半導體市場中最大的單一領域，佔整體營收的36%以上。
以廠商營收排名來看，全球最大的核心矽晶片供應商是德州儀器(TI)，2007年銷售額達74億美元，不過較2006年下滑了4.1%；英特爾 (Intel)位居第二，高通(Qualcomm)和新力(Sony)則分別躍升至第三和第四位名。而IBM則因遊戲機晶片銷售不佳而跌出了前10名。
ASSP大廠成功之道在於專注
ASSP是核心矽晶片市場最大的領域，2007年營業額超過730億美元。iSuppli表示，ASSP供應商的成功之道，就是強烈專注於正確的終端應用領域。實際上，沒有一家頂級ASSP供應商能在兩個以上的終端應用領域取得成功。
例如頭號ASSP供應商英特爾，其80%以上的ASSP營業收入來自電腦領域，而第二大ASSP供應商高通只專注於無線領域。在五大供應商中，只有德州儀器的ASSP業務針對兩個以上的應用領域。
2007 年，10大ASSP供應商佔有整體市場的51.2%，其中英特爾和高通的成長率大約分別是整體核心矽晶片市場的兩倍和四倍；而核心矽晶片市場的成長率，又是整體半導體市場的兩倍半。整體來看，10大ASSP廠商排名相對變化不大，新面孔只有排名第八的新力，另外AMD的排名下降了五名，來到第十四名。
ASIC廠商著重應用解決方案提供
而ASIC領域的市佔率與ASSP一樣出現集中現象，且程度更大。iSuppli指出，2006年的前10大ASIC供應商合計佔總體ASIC市場的73.8%，但一年後該比例上升到了78.4%。
iSuppli 表示，ASIC市場中的一個關鍵成功因素，不是原料矽技術，而是強烈專注於企業應用。前者在上世紀90年代足以保證廠商獲得成功，當時ASIC仍然主要是 “膠合邏輯(glue logic)”，而客戶主要是購買邏輯閘；只要廠商能夠提供最多時脈、速度最快的邏輯閘，就能大獲全勝。
但現在，成功的ASIC供應商是銷售應用解決方案的廠商，而不是銷售矽的廠商，而且那些最專注於應用的廠商才有可能獲得成功；專注於消費性領域的三星電子(Samsung)就是一個很好的例子。
根據iSuppli的調查數據，2007年三星的營收成長了31%，在ASIC市場的排名從2006年時的第十四上升至第十，首次躋身該領域的前十大廠商。另一個因專注於應用而獲得成功的ASIC供應商是Elmos；該公司專長汽車領域，07年營收成長16%，首次進入二十強行列。
此外LSI的ASIC市佔率也有較大提升。iSuppli表示，歷史上LSI也是業界的領先廠商之一，而且在1990年代一直是最大的專業ASIC供應商；不過該公司曾跌出前十名，ASIC營業收入降到了低於10年前的水準。
直到2007年，原在2006年排名第十一的LSI收購了排名第十的Agere；雖然該公司將主要由ASSP組成的消費性產品線賣給了Magnum Semiconductor，又把無線產品部門賣給了英飛凌(Infineon)，但來自Agere的儲存與有線通訊產品的營收，仍將LSI推回到前十大廠商之列；目前該公司穩居第八名。
在ASIC市場佔有率下降的廠商中，顯然有些較專注於發展ASSP產品；如飛思卡爾(Freescale)從第七跌到了第十二，其ASIC市場佔有率從4.7%降至2.3%，營收下滑了5億美元。不過，該公司的ASSP營收大幅成長了2.5億美元。
PLD廠商市佔率集中程度最高
而PLD領域雖是核心矽晶片市場中最小的一個，廠商市佔率的集中程度更高。iSuppli指出，該領域兩大廠賽靈思(Xilinx)與Altera的市場佔有率雙雙上升，幾乎每年都一樣──儘管這兩家廠商的營收皆有下滑。
iSuppli分析，前兩大PLD廠商的市場佔有率成長，是來自排名第三的Lattice Semiconductor；後者儘管推出了非常有競爭力的產品線，但仍然面臨困境。而另一家業者Actel在2007年擴大了其PLD營收，市場佔有率也有顯著的提升。
隨著產業走向成熟，市場整合是自然現象；iSuppli認為，由於半導體技術壽命短暫，隨著開發成本的上升，這樣的趨勢將會持續下去。而雖然深具創意的新創公司總會在核心矽晶片領域找到發展空間，但可預期的是業界大廠仍將繼續囊括大部分的市佔率。
2008年3月13日 星期四
Xilinx新推兩款XtremeDSP開發平台
賽靈思(Xilinx)公司日前推出兩款全新XtremeDSP開發平台，包含針對低成本視訊開發的XtremeDSP Video入門套件，以及針對以Spartan-3A DSP FPGA進行DSP系統開發的XtremeDSP入門套件。兩款開發平台均採用Spartan-3A DSP FPGA元件。
XtremeDSP Video入門套件是一款完整的開發平台，鎖定要求低成本、高效能的視訊處理應用。新款套件提供視訊應用的設計人員所有必要的元件，包括視訊專屬IP、參考設計方案、XtremeDSP與Xilinx Embedded Processing開發工具、以及一個附有視訊子卡的Spartan-3A DSP FPGA開發公板。
設計人員可運用此款套件，針對各種成本敏感度高的應用，加速高速視訊系統的開發，包括機器視覺、多媒體視訊轉換盒、內視鏡、可攜式超音波、汽車駕駛輔助、以及其他需要低成本、與高DSP效能的系統。
Xilinx XtremeDSP入門套件包含低成本的Spartan-3A DSP 1800 FPGA元件，以低於30美元的價格，提供每秒超過200億GMACS的效能。相較於其他FPGA元件，Spartan-3A DSP FPGA系列元件以較低的成本，節省25%的動態功耗，並提供1.5倍更快的DSP效能。
此外，包含在套件內的System Generator for DSP讓業者在進行Xilinx FPGA的設計方案時，能運用The Mathworks廣受歡迎的MATLABR與SimulinkR模型化環境。此款套件可針對成本敏感度高的DSP應用開發，提供一個完整的解決方案，像是可攜式醫療設備、低成本無線基礎建設、平面顯示器、以及其他需要DSP效能、低成本與低功耗的產品。
Spartan-3A DSP FPGA版的XtremeDSP Video入門套件視訊專屬IP，包括一個影片訊框緩衝控制器(Video Frame Buffer Controller；VFBC)、三個參考設計方案以加速開發、軟體驅動程式;、支援各種I/O介面的硬體介面。這個IP方案搭配Spartan-3A DSP 3400A FPGA研發功板、纜線、VGA攝影機、以及FMC視訊I/O模組，支援DVI輸入、單通道輸入與輸出AV端子、S端子輸入與輸出、以及雙相機介面。
另外，此款全新套件還包含System Generator for DSP以及Xilinx Embedded Development Kit (EDK)。System Generator for DSP讓業者能運用The Mathworks SimulinkR與MATLABR模型化環境，進行FPGA設計方案。EDK是一款全方位的解決方案，能用來設計各種嵌入式可編程系統。EDK亦包含 Platform Studio工具套件、嵌入式IP核心、以及XilinxR MicroBlaze嵌入式處理器。
XtremeDSP入門套件包含一個用來開發視訊處理演算法的VGA連結埠、一個乙太網路10/100/1000實體層元件、以及一個可以遠端控制台進行簡單通訊的RS-232連接埠。此外，XtremeDSP入門套件還配備128Mb x 32bit DDR2 SDRAM、16Mx8 Parallel/BPI組態快閃記憶體、以及64Mb的SPI組態/儲存快閃記憶體。
該套件還內含一個用來進行組態設定與除錯的完整JTAG介面、以及用來連結System ACE工具的一個模組連結器、纜線與電源連結器。開發平台包含一個賽靈思經銷商提供的擴充卡，讓設計人員可進一步擴增功能
XtremeDSP Video入門套件是一款完整的開發平台，鎖定要求低成本、高效能的視訊處理應用。新款套件提供視訊應用的設計人員所有必要的元件，包括視訊專屬IP、參考設計方案、XtremeDSP與Xilinx Embedded Processing開發工具、以及一個附有視訊子卡的Spartan-3A DSP FPGA開發公板。
設計人員可運用此款套件，針對各種成本敏感度高的應用，加速高速視訊系統的開發，包括機器視覺、多媒體視訊轉換盒、內視鏡、可攜式超音波、汽車駕駛輔助、以及其他需要低成本、與高DSP效能的系統。
Xilinx XtremeDSP入門套件包含低成本的Spartan-3A DSP 1800 FPGA元件，以低於30美元的價格，提供每秒超過200億GMACS的效能。相較於其他FPGA元件，Spartan-3A DSP FPGA系列元件以較低的成本，節省25%的動態功耗，並提供1.5倍更快的DSP效能。
此外，包含在套件內的System Generator for DSP讓業者在進行Xilinx FPGA的設計方案時，能運用The Mathworks廣受歡迎的MATLABR與SimulinkR模型化環境。此款套件可針對成本敏感度高的DSP應用開發，提供一個完整的解決方案，像是可攜式醫療設備、低成本無線基礎建設、平面顯示器、以及其他需要DSP效能、低成本與低功耗的產品。
Spartan-3A DSP FPGA版的XtremeDSP Video入門套件視訊專屬IP，包括一個影片訊框緩衝控制器(Video Frame Buffer Controller；VFBC)、三個參考設計方案以加速開發、軟體驅動程式;、支援各種I/O介面的硬體介面。這個IP方案搭配Spartan-3A DSP 3400A FPGA研發功板、纜線、VGA攝影機、以及FMC視訊I/O模組，支援DVI輸入、單通道輸入與輸出AV端子、S端子輸入與輸出、以及雙相機介面。
另外，此款全新套件還包含System Generator for DSP以及Xilinx Embedded Development Kit (EDK)。System Generator for DSP讓業者能運用The Mathworks SimulinkR與MATLABR模型化環境，進行FPGA設計方案。EDK是一款全方位的解決方案，能用來設計各種嵌入式可編程系統。EDK亦包含 Platform Studio工具套件、嵌入式IP核心、以及XilinxR MicroBlaze嵌入式處理器。
XtremeDSP入門套件包含一個用來開發視訊處理演算法的VGA連結埠、一個乙太網路10/100/1000實體層元件、以及一個可以遠端控制台進行簡單通訊的RS-232連接埠。此外，XtremeDSP入門套件還配備128Mb x 32bit DDR2 SDRAM、16Mx8 Parallel/BPI組態快閃記憶體、以及64Mb的SPI組態/儲存快閃記憶體。
該套件還內含一個用來進行組態設定與除錯的完整JTAG介面、以及用來連結System ACE工具的一個模組連結器、纜線與電源連結器。開發平台包含一個賽靈思經銷商提供的擴充卡，讓設計人員可進一步擴增功能
2008年3月12日 星期三
LATTICE推出一系列基於FPGA的完整設計方案
Lattice近日在嵌入世界會議展覽會上展出一系列基於FPGA的完整設計方案，包括PCI Express、SMPTE video和其採用uClinux實時操作系統(RTOS)的LatticeMico32嵌入式RISC微處理器。
Lattice會用其評估板現場演示其PCI Express終端設備。評估板將一個軟PCI Express核（可為x1或x4配置）用片上3.125Gbps SERDES塊編程至LatticeECP2M低成本FPGA。LatticeECP2M提供獨有的基於FPGA、量產價格低於$10.00的PCI Express解決方案。
Lattice還將通過LatticeECP2M器件演示其SMPTE功能。SMPTE（Society of Motion Picture and Television Engineers，動畫和電視工程師社團）已定義串行數字接口（SDI）系列標準。這些標準定義了用於通過75Ω同軸線傳送未經壓縮的數字視頻信號的物理接口和相關電路。
Lattice會用其評估板現場演示其PCI Express終端設備。評估板將一個軟PCI Express核（可為x1或x4配置）用片上3.125Gbps SERDES塊編程至LatticeECP2M低成本FPGA。LatticeECP2M提供獨有的基於FPGA、量產價格低於$10.00的PCI Express解決方案。
Lattice還將通過LatticeECP2M器件演示其SMPTE功能。SMPTE（Society of Motion Picture and Television Engineers，動畫和電視工程師社團）已定義串行數字接口（SDI）系列標準。這些標準定義了用於通過75Ω同軸線傳送未經壓縮的數字視頻信號的物理接口和相關電路。
利用低功耗FPGA輕鬆開發便攜式醫療成像應用
過去，醫療設備製造商主要集中於開發諸如X光、MRI和超聲波等大型醫療設備。而今天的醫療設備製造商正走向便攜醫療電子設備的開發。全球人口老化的不斷擴大，以及人們對自身健康狀況關注的增加，要求醫療設備實現易於攜帶和更低成本，以方便在醫院之外的其他地方使用。因此，醫療設備製造商幾年前就開始開發諸如便攜式超聲波診斷設備、血壓計以及其他使用複雜數字圖像處理技術和先進通信技術的個人健康監護等醫療電子產品。
隨著90nm和65nm半導體工藝節點的到來，使得低功耗小尺寸和高度集成的醫療設備得以出現。對醫療設備製造商而言，其主要挑戰是如何選擇正確的半導體器件來滿足便攜式醫療電子產品的功率、性能和價格需求。具備大量的內部RAM和高DSP處理能力的低成本Spartan-3A DSP器件則十分適於實現這些需求。賽靈思的Spartan-3A DSP FPGA器件通過使用高度並行架構提供了巨大的計算能力和硬件可配置能力，從而允許開發人員在構造這些便攜式醫療設備時能為不同醫療成像設備的升級和通信算法提供定製的架構設計。
在醫療設備上，成像是最普遍的處理之一。醫療成像應用通常需要很高的處理能力、動態範圍以及清晰度，並極少是為某個標準所驅動，通過專有算法開發差異性產品則能夠獲得更高清晰度的圖像質量和處理能力。過去，一般是使用MCU或DSP來處理醫療圖像。但由於MCU和DSP都是串行器件，開發人員需要使用ASIC或FPGA來進行硬件加速以獲得醫療成像應用所需的處理能力和清晰度。隨著FPGA並行處理能力的提高，FPGA現在能很容易地處理圖像算法裡大規模的並行處理需求。FPGA器件能進行高效硬件加速的關鍵在於其內部多個RAM模塊的數據存取能力，從而允許同時對多個圖像數據塊進行並行處理。高速PCIe、LVDS以及高速外部存儲器接口也促進了數據採集前端和用戶接口/顯示系統後端與FPGA之間的大規模數據的輸入輸出。
圖像處理算法的提升通常需要一個靈活的架構，FPGA因此非常適於醫療電子市場。FPGA已開始逐步取代其他技術，預期將成為醫療電子市場成長最快的半導體器件。只要改變位流就能使其具備可編程的、靈活的和可重用的能力，因此相對ASIC而言，FPGA具有很大的優勢，因為ASIC很難滿足醫療成像設備頻繁升級的需求。
在醫療成像領域，譬如在實現超聲波應用的波束生成的時候需要計算一系列的高度複雜算法，而這些算法實質是多通道的。具有高度並行架構的 FPGA可以提供巨大的計算處理能力，並具備硬件可配置性，因而允許設計人員為其算法的理想實現開發出定製的架構，即波束生成的計算架構。儘管通用DSP 處理器可以為消費多媒體應用提供一個很好的平台，而可實現並行機制並可創建可編程的高端計算平台的FPGA則更能在便攜式醫療成像應用中提供軟硬件協同設計的顯著優勢。這時，Spartan-3A DSP或Virtex-5 DSP都可以用來實現諸如輸入並行化(deserialization)、內插濾波器、波束生成延遲以及變跡(apodization)等多通道波束生成功能。由於大多數圖像算法需要使用浮點計算，利用CoreGen IP就可以使FPGA具備浮點計算能力。
图1：DSP48A Slice具有针对滤波器优化的集成预加器，为Spartan-3A DSP器件提供了非凡的存储器容量和DSP性能。
圖1：DSP48A Slice具有針對濾波器優化的集成預加器，為Spartan-3A DSP器件提供了非凡的存儲器容量和DSP性能。
通常而言，Spartan-3A DSP是賽靈思低成本、低功率產品中擁有最多存儲器和DSP處理能力的器件，相對於競爭FPGA產品，Spartan-3A DSP 3400A具有25%的功耗效率優勢，其最低成本的器件在250Mhz頻率下的DSP性能也高達4.06GMAC/mW，因此更適合便攜式醫療成像應用；而Virtex-DSP則適用於有嚴格DSP處理需求的高端3D醫療成像的波束生成器上。
作者：林鴻瑞
亞太區DSP高級產品行銷經理
賽靈思公司
隨著90nm和65nm半導體工藝節點的到來，使得低功耗小尺寸和高度集成的醫療設備得以出現。對醫療設備製造商而言，其主要挑戰是如何選擇正確的半導體器件來滿足便攜式醫療電子產品的功率、性能和價格需求。具備大量的內部RAM和高DSP處理能力的低成本Spartan-3A DSP器件則十分適於實現這些需求。賽靈思的Spartan-3A DSP FPGA器件通過使用高度並行架構提供了巨大的計算能力和硬件可配置能力，從而允許開發人員在構造這些便攜式醫療設備時能為不同醫療成像設備的升級和通信算法提供定製的架構設計。
在醫療設備上，成像是最普遍的處理之一。醫療成像應用通常需要很高的處理能力、動態範圍以及清晰度，並極少是為某個標準所驅動，通過專有算法開發差異性產品則能夠獲得更高清晰度的圖像質量和處理能力。過去，一般是使用MCU或DSP來處理醫療圖像。但由於MCU和DSP都是串行器件，開發人員需要使用ASIC或FPGA來進行硬件加速以獲得醫療成像應用所需的處理能力和清晰度。隨著FPGA並行處理能力的提高，FPGA現在能很容易地處理圖像算法裡大規模的並行處理需求。FPGA器件能進行高效硬件加速的關鍵在於其內部多個RAM模塊的數據存取能力，從而允許同時對多個圖像數據塊進行並行處理。高速PCIe、LVDS以及高速外部存儲器接口也促進了數據採集前端和用戶接口/顯示系統後端與FPGA之間的大規模數據的輸入輸出。
圖像處理算法的提升通常需要一個靈活的架構，FPGA因此非常適於醫療電子市場。FPGA已開始逐步取代其他技術，預期將成為醫療電子市場成長最快的半導體器件。只要改變位流就能使其具備可編程的、靈活的和可重用的能力，因此相對ASIC而言，FPGA具有很大的優勢，因為ASIC很難滿足醫療成像設備頻繁升級的需求。
在醫療成像領域，譬如在實現超聲波應用的波束生成的時候需要計算一系列的高度複雜算法，而這些算法實質是多通道的。具有高度並行架構的 FPGA可以提供巨大的計算處理能力，並具備硬件可配置性，因而允許設計人員為其算法的理想實現開發出定製的架構，即波束生成的計算架構。儘管通用DSP 處理器可以為消費多媒體應用提供一個很好的平台，而可實現並行機制並可創建可編程的高端計算平台的FPGA則更能在便攜式醫療成像應用中提供軟硬件協同設計的顯著優勢。這時，Spartan-3A DSP或Virtex-5 DSP都可以用來實現諸如輸入並行化(deserialization)、內插濾波器、波束生成延遲以及變跡(apodization)等多通道波束生成功能。由於大多數圖像算法需要使用浮點計算，利用CoreGen IP就可以使FPGA具備浮點計算能力。
图1：DSP48A Slice具有针对滤波器优化的集成预加器，为Spartan-3A DSP器件提供了非凡的存储器容量和DSP性能。
圖1：DSP48A Slice具有針對濾波器優化的集成預加器，為Spartan-3A DSP器件提供了非凡的存儲器容量和DSP性能。
通常而言，Spartan-3A DSP是賽靈思低成本、低功率產品中擁有最多存儲器和DSP處理能力的器件，相對於競爭FPGA產品，Spartan-3A DSP 3400A具有25%的功耗效率優勢，其最低成本的器件在250Mhz頻率下的DSP性能也高達4.06GMAC/mW，因此更適合便攜式醫療成像應用；而Virtex-DSP則適用於有嚴格DSP處理需求的高端3D醫療成像的波束生成器上。
作者：林鴻瑞
亞太區DSP高級產品行銷經理
賽靈思公司
「集成電路盜版終結者」問世，芯片非法拷貝有望得到抑制
通過要求各種芯片在使用以前經由一種閉鎖和密鑰機制被安全地激活，反盜版配置減少了非法拷貝集成電路的機會。通過把加密的模塊添加至各種芯片之中，專利持有者可能要求在新製造出來的芯片開始工作之前先被激活。
「在電子行業中，有計劃的解剖微電子芯片正成為一種越來越嚴重的問題，」密歇根大學的教授Igor Markov表示，「我們的配置並不是無法拷貝的，但是，它確保購買許可且合法地生產芯片要比偽造芯片的成本更低。」
這種技術的工作原理是，把一種加密模塊加入芯片之上以閉鎖該芯片，只有通過電子方式插入正確的密鑰，這顆芯片才能發揮作用。激活過程可以通過原始設備製造商的測試儀來執行，該測試儀需要被連接至互聯網。通過這種辦法，採用盜竊的藍圖非法製造的芯片就可以被識別出來，從而要求買家嘗試激活那些非法製造的芯片。
這種稱為集成電路盜版終結者(Epic)的配置模塊是跟Rice University的Farinaz Koushanfar教授合作設計完成的，本週將在德國慕尼黑舉行的(2008年3月10-14日)設計自動化以及測試研討會上，將由密歇根大學的博士候選人Jarrod Roy正式宣佈。
被加密芯片將不採用序列號製造，但是，將配備一次性可編程存儲器，從而使得芯片在採用由專利持有者註冊的64比特隨機識別碼進行激活時能被記錄下順序號。因為識別碼僅僅能被使用一次，據配置模塊的發明人說，如果不對芯片做逆向工程處理的話，識別碼將無法再次使用；而逆向工程的成本遠遠比購買合法芯片要昂貴。
「在電子行業中，有計劃的解剖微電子芯片正成為一種越來越嚴重的問題，」密歇根大學的教授Igor Markov表示，「我們的配置並不是無法拷貝的，但是，它確保購買許可且合法地生產芯片要比偽造芯片的成本更低。」
這種技術的工作原理是，把一種加密模塊加入芯片之上以閉鎖該芯片，只有通過電子方式插入正確的密鑰，這顆芯片才能發揮作用。激活過程可以通過原始設備製造商的測試儀來執行，該測試儀需要被連接至互聯網。通過這種辦法，採用盜竊的藍圖非法製造的芯片就可以被識別出來，從而要求買家嘗試激活那些非法製造的芯片。
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被加密芯片將不採用序列號製造，但是，將配備一次性可編程存儲器，從而使得芯片在採用由專利持有者註冊的64比特隨機識別碼進行激活時能被記錄下順序號。因為識別碼僅僅能被使用一次，據配置模塊的發明人說，如果不對芯片做逆向工程處理的話，識別碼將無法再次使用；而逆向工程的成本遠遠比購買合法芯片要昂貴。
2008年3月7日 星期五
加快SoC開發和上市，採用低成本FPGA驗證平台助你一臂之力
隨著集成電路的門數和集成度不斷增加，SoC芯片的設計週期越來越長，從立項到客戶批量往往需要超過一年的時間。然而在競爭激烈的消費電子領域，上市時間往往決定了產品的成敗，一次流片不成功、軟件和解決方案跟不上進度都會延後產品批量的進度。因而選擇一款合適的FPGA驗證平台就顯得極為重要了。在日前進行的IIC China 2008展會暨研討會上，S2C（思爾芯）公司與IP提供商CAST公司共同參展，為廣大本土IC設計公司提供了低價的FPGA驗證平台。
目前國內的IC設計公司中有多少願意購買FPGA平台呢？對於這個問題，S2C公司首席技術官陳睦仁對電子工程專輯表示：「通常來說，本土的中型公司都傾向於自己做FPGA平台來進行驗證，不過小型公司和大型公司願意購買。原因很簡單，小型公司不具備這方面的人力和技術能力，而大公司一般吃過這方面的虧，不會在FPGA驗證方面耗費太多精力。」陳睦仁同時表示，「一般來說SoC設計公司推一款產品需要採用三套驗證平台，一套用於RTL驗證，一套用於Firmware，另一套用於寫應用層的軟件。而對於大公司，一般會購買多套，比如sunplus就購買了9套我們的平台用於推他們的一款產品，不僅設計部門需要，Sales在給外出給客戶展示的時候也用的上。這樣一旦流片成功後馬上就可以批量出貨，而不必再花時間來做方案和推客戶。」
S2C前一代FPGA驗證平台，採用Virtex-4，需要專門的下載器
新一代採用兩顆Virtex-5的驗證平台，直接USB下載，配備若干外圍接口，可將兩塊板重疊或外接模擬部分電路板
S2C最新一代的FPGA驗證平台也進行了展示，該平台採用兩顆賽靈思Virtex-5 LX110，支持4GB DDR2存儲器，支持採用USB接口直接下載，並可以將兩塊板疊起來形成4顆FPGA的驗證系統。陳睦仁表示：「理論上可以疊更多，但驗證速度會下降，所以建議疊兩塊板即可。單顆Virtex-5 CX330已經達到660萬門，四顆Virtex-5就可以完全滿足一般的消費電子SoC需求。」同時該驗證平台支持外接模擬電路，這樣就為混合信號 SoC設計提供了保障。
「目前，已經有多家國內客戶購買了我們的產品，比如晶寶利、大唐微電子、永新同方等等，我們的這個驗證平台價格僅在3.3萬美金左右，而加快產品上市時間帶來的利益絕不止這些。一些大學研究生實驗室也需要低端一些的平台，比如採用Virtex-4的驗證平台，用來進行教學和學生實習，目前我們也在與部分大學和研究所合作。」陳睦仁表示。
除了推廣其FPGA驗證平台，S2C公司同時還提供SoC原型服務，其模式是：提供創意——SoC原型加SoC設計服務——協助成功流片，同時S2C還與IP供應商CAST公司合作，協助推廣其IP。
S2C公司CTO陳睦仁
目前國內的IC設計公司中有多少願意購買FPGA平台呢？對於這個問題，S2C公司首席技術官陳睦仁對電子工程專輯表示：「通常來說，本土的中型公司都傾向於自己做FPGA平台來進行驗證，不過小型公司和大型公司願意購買。原因很簡單，小型公司不具備這方面的人力和技術能力，而大公司一般吃過這方面的虧，不會在FPGA驗證方面耗費太多精力。」陳睦仁同時表示，「一般來說SoC設計公司推一款產品需要採用三套驗證平台，一套用於RTL驗證，一套用於Firmware，另一套用於寫應用層的軟件。而對於大公司，一般會購買多套，比如sunplus就購買了9套我們的平台用於推他們的一款產品，不僅設計部門需要，Sales在給外出給客戶展示的時候也用的上。這樣一旦流片成功後馬上就可以批量出貨，而不必再花時間來做方案和推客戶。」
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S2C最新一代的FPGA驗證平台也進行了展示，該平台採用兩顆賽靈思Virtex-5 LX110，支持4GB DDR2存儲器，支持採用USB接口直接下載，並可以將兩塊板疊起來形成4顆FPGA的驗證系統。陳睦仁表示：「理論上可以疊更多，但驗證速度會下降，所以建議疊兩塊板即可。單顆Virtex-5 CX330已經達到660萬門，四顆Virtex-5就可以完全滿足一般的消費電子SoC需求。」同時該驗證平台支持外接模擬電路，這樣就為混合信號 SoC設計提供了保障。
「目前，已經有多家國內客戶購買了我們的產品，比如晶寶利、大唐微電子、永新同方等等，我們的這個驗證平台價格僅在3.3萬美金左右，而加快產品上市時間帶來的利益絕不止這些。一些大學研究生實驗室也需要低端一些的平台，比如採用Virtex-4的驗證平台，用來進行教學和學生實習，目前我們也在與部分大學和研究所合作。」陳睦仁表示。
除了推廣其FPGA驗證平台，S2C公司同時還提供SoC原型服務，其模式是：提供創意——SoC原型加SoC設計服務——協助成功流片，同時S2C還與IP供應商CAST公司合作，協助推廣其IP。
S2C公司CTO陳睦仁
Silicon Labs發表業界最低電壓MCU
芯科(Silicon Labs)發表業界首款操作電壓最低(0.9V)的微控制器，使可攜式產品首次能從一顆電池取得所需電源。C8051F9xx產品線創新的8位元架構包含1個高效率直流升壓轉換器，最多提供65mW電力給內部微控制器和其它元件，是一套單電池系統解決方案。C8051F9xx系列適合可以電池供電的產品，例如無線感測器網路、煙霧警示器、可攜式醫療裝置、遙控器、電腦週邊和可攜式音訊裝置，提供小型及省電的性能，並可透過單電池和雙電池模式降低系統總成本。
在許多操作範圍從0.9V到3.6V的低耗電應用裡，微控制器多數時間都在休眠模式，並會定時喚醒擷取資料。C8051F9xx利用創新的設計技術將典型休眠模式電流減少到50nA以下。這款微控制器可於2微秒內從低耗電休眠模式回到CPU處理速度高達25MIPS的正常操作模式，並立即開始測量類比數位轉換器的輸出，這能將微控制器執行測量和演算法的時間減到最少。為了節省正常操作模式下的電池耗電，C8051F9xx的省電架構能將操作模式電流減少到170μA/MHz。
C8051F9xx產品線不僅擁有高效能和低耗電，還在很小的封裝中提供了前所未見的豐富功能。C8051F9xx系列是最先將64kB快閃記憶體和4kB RAM記憶體整合至4mm x 4mm封裝的微控制器，提供更多記憶體給資料記錄等常見應用。這個最新的低電壓、低耗電微控制器產品線還包含1個10位元、300ksps類比數位轉換器(ADC) 和能夠快速喚醒的電壓參考；1個SmaRTClock計時模組；以及多種不同的內部振盪器選項，提供一套真正的系統單晶片解決方案。Silicon Labs利用標準低耗電CMOS技術和創新的設計技術實現這種前所未見的功能整合度，協助客戶減少外部零件數目和節省用料成本。
Silicon Labs提供自有工具來協助設計和加速上市時程。例如Silicon Labs的低成本專業開發套件就提供整合開發環境(IDE)、目標板、線材和電源供應等所有組件，使工程師立刻就能展開系統設計。這組套件還包括 Silicon Labs電源評估工具，這套採用圖形操作界面(GUI)的工具提供典型電池放電特性的所有細節和使用者可編輯的試算表，讓設計人員將客戶的低電壓/低耗電微控制器應用最佳化。設計人員還能使用低成本ToolStick子卡和基座轉接器，在沒有風險的情形下評估產品。
C8051F9xx系列已開始供應，並有24接腳4 x 4毫米QFN封裝、32接腳5 x 5毫米QFN封裝和32接腳7 x 7毫米LQFP封裝可供選擇。
在許多操作範圍從0.9V到3.6V的低耗電應用裡，微控制器多數時間都在休眠模式，並會定時喚醒擷取資料。C8051F9xx利用創新的設計技術將典型休眠模式電流減少到50nA以下。這款微控制器可於2微秒內從低耗電休眠模式回到CPU處理速度高達25MIPS的正常操作模式，並立即開始測量類比數位轉換器的輸出，這能將微控制器執行測量和演算法的時間減到最少。為了節省正常操作模式下的電池耗電，C8051F9xx的省電架構能將操作模式電流減少到170μA/MHz。
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Lattice推出改進型操作系統uClinux，適用於LatticeMico32和LatticeMico8
Tektronix
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Lattice Semiconductor近日公開用於其LatticeMico32嵌入式軟核處理器的uClinux Operating System (OS) ，進一步推動了開源嵌入式系統設計。通過支持OS，開發人員可以迅速設計實現基於Lattice的開源嵌入解決方案的控制系統。
此外，Lattice同時推出了LatticeMico32微處理器核和ispLEVER version 7.0 SP2，具有從屬仲裁、外圍支持改善、集成度提高等新優點，可在Linux下支持LatticeMico32系統設計工具流程。Lattice還推出了新版採用小型封裝的LatticeMico8微處理器，增加可尋址代碼空間和可設置地址範圍並改進了堆棧操作，可支持高級編譯器。
澳大利亞的Theobroma Systems已與Lattice簽訂合同，協助其將uClinux OS移植到Lattice Mico32微處理器。Theobroma Systems在開源嵌入式系統開發解決方案具有豐富的經驗。他們的合作內容從製造定製板支持包或開發工具到基於嵌入式Linux的主要項目。
移植到LatticeMico32的uClinux OS可提供與linux相似的文件系統和組網能力，但是沒有MMU。基於Linux2.6完成至LatticeMico32架構的移植（參考 uClinux開發人員的「lm32-nommu」） 。為了提供完整的解決方案，移植包括當前版本的uClinux 「userland」 applications、U-Boot、uClib和基於uClinux的用戶命令。Lattice已公開演示LatticeECP2?評估板所需的所有文件。Lattice在其uClinux技術論壇以及其常規應用技術支持提供uClinux開發支持。
有關uClinux port的文件可從http://www.latticesemi.com/products/intellectualproperty下載。若要快速評估uClinux的性能，Lattice提供有用於 LatticeECP2的LatticeMico32/DSP 開發板，該開發板可從Lattice網店購買，價格為$695。Lattice 已公荊LatticeMico32 和LatticeMico8 IP，如有需要可自行從Lattice網站免費下載
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2008年3月1日 星期六
S2C equips Virtex logic module with USB-enabled runtime control
S2C Inc. has released its third-generation rapid SoC prototyping tool, the Dual Virtex-5 TAI Logic Module equipped with two Xilinx LX series Virtex-5 FPGAs, which supplies up to 6.6 million ASIC gates of capacity.
The new module features the ability to run TAI logic module's key functions from PC via an on-board USB interface. Users can also generate clocks, download to FPGA and self-test hardware through the TAI Player runtime software shipped with TAI logic module.
Additional new features include on-board DDR2 DIMM sockets supporting up to 4Gbytes of memory, three on-board programmable clock generators running from 0.5 to 200MHz, and equal length I/O for optimal performance with user target systems. The new Virtex-5 series TAI logic module also maintains an identical architecture with the previous Virtex-4 generation of TAI logic module, allowing existing customers to re-use their daughter boards. S2C also provides numerous off-the-shelf accessory modules to accelerate customers' construction of FPGA prototypes for their applications.
"We chose S2C's Virtex-5 series TAI logic module for design verification and early software development based on our success in using their earlier Virtex-4 series product line," says Ming-Qiang Cheng, engineering manager at Spreadtrum Communications "Compared to building FPGA prototypes in-house, adopting an established off-the-shelf FPGA platform let our engineers concentrate on what they do best - chip design research and development."
"Aside from a stable prototyping environment, our customers have indicated ease-of-use as a crucial element in their selection of FPGA tools, so we've worked hard to improve the level of integration between our hardware and software offerings," noted Mon-Ren Chene, chief technology officer of S2C. "Our TAI Player software has been upgraded and fully supports the Virtex-5 TAI logic module to give designers greater control over the design flow process, from synthesis partitioning and RTL-level probe setup to FPGA place-and-route."
The Virtex-5 series of prototyping modules can be stacked for additional capacity and is fully backward compatible with the earlier generation Virtex-4 TAI logic module.
S2C is one of the exhibitors in the upcoming IIC-China 2008.
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The Virtex-5 series of prototyping modules can be stacked for additional capacity and is fully backward compatible with the earlier generation Virtex-4 TAI logic module.
S2C is one of the exhibitors in the upcoming IIC-China 2008.
Xilinx EDK delivers no-fee peripheral IP cores
Xilinx Inc. has expanded its catalog of no-fee intellectual property (IP) cores for designing embedded processing systems with Xilinx platform FPGAs. The 10/100 Ethernet MAC Lite, single precision floating-point unit, industry standard UART 16450/16550 controller and I²C interface IP cores can now be licensed at no charge.
Made available through the Xilinx Embedded Development Kit (EDK), the four IP cores have been ported to the enhanced on-chip CoreConnect bus structure, the Processor Local Bus version 4.6 (PLB46) that Xilinx introduced last November, to be implemented in designs using the MicroBlaze soft processor and the PowerPC processor embedded in the Virtex family of FPGAs.
"The EDK now includes over 40 popular cores for licensing at no charge that can be used for a wide range of applications for PowerPC and MicroBlaze processor systems," said Tim Erjavec, director of embedded and DSP marketing at Xilinx. "Using the EDK suite of no-fee IP cores, designers can select and build an unlimited number of configurations to meet their needs and not incur the additional costs associated with traditional IP license agreements."
In addition to the no-fee IP cores, numerous other value-core options are available separately from Xilinx and partners including a Tri-Mode Ethernet MAC, USB2, CAN and the FlexRay controller.
Peripherals for Xilinx embedded processing now available at no charge include:
IP Core Part Number
IIC Interface DO-DI-IIC-SD
UART 16450/16550 DO-DI-UART-SD
10/100 Ethernet MAC Lite DO-DI-10-100-EMACLITE
Floating-point unit (Single precision) DO-DI-FPU-SP
The IIC interface IP core provides an industry standard two-wire, peer-to-peer serial bus interface for device communication. This core provides master, slave and multimaster operations, supporting 400KHz fast mode and 100KHz standard mode. The UART 16450/16550 IP core works in both 16450 and 16550 modes and performs the parallel to serial conversion on characters received from a CPU and serial to parallel conversion on characters received from a microprocessor peripheral.
Optimized to provide the basic Ethernet functions with the least resources used, the 10/100 Ethernet MAC Lite supports IEEE 802.3 Media Independent Interface (MII) to industry standard PHY devices and communicates to a processor via a Processor Local Bus (PLB46) interface. This core provides interfaces for both 10Mbit/s and 100Mbit/s.
The MicroBlaze soft processor has an optional configuration for implementing floating-point support via the automated Platform Studio tool suite. By comparison, the Xilinx auxiliary processor unit (APU) floating-point unit IP core is designed specifically for the PowerPC 405 hard processor core implemented in the Virtex-4 FX family of FPGAs. This core provides support for IEEE 754 floating-point arithmetic operations in single precision. Software applications can use native PowerPC processor floating-point instructions to achieve sustained performance of up to 100MFLOPS.
The no-fee IP cores are available now, delivered with the Xilinx EDK and licensed via the online IP registration center. EDK version 9.2 is available for $495 and includes the MicroBlaze v7 processor core with new optional memory management unit (MMU), Xilinx Platform Studio (XPS) 9.2 tool suite, software drivers, documentation and reference design examples.
XPS 9.2 supports MicroBlaze and PowerPC processing design for Virtex-5, Virtex-4, Virtex-II Pro and Spartan-3 FGPAs. XPS 9.2 supports a broad range of computing platforms, including Windows XP (32bit SP1 and 2), Linux Red Hat Enterprise (32bit 5.0 and 4.0, 64bit 5.0) as well as Solaris 9 (2.9/5.9).
Made available through the Xilinx Embedded Development Kit (EDK), the four IP cores have been ported to the enhanced on-chip CoreConnect bus structure, the Processor Local Bus version 4.6 (PLB46) that Xilinx introduced last November, to be implemented in designs using the MicroBlaze soft processor and the PowerPC processor embedded in the Virtex family of FPGAs.
"The EDK now includes over 40 popular cores for licensing at no charge that can be used for a wide range of applications for PowerPC and MicroBlaze processor systems," said Tim Erjavec, director of embedded and DSP marketing at Xilinx. "Using the EDK suite of no-fee IP cores, designers can select and build an unlimited number of configurations to meet their needs and not incur the additional costs associated with traditional IP license agreements."
In addition to the no-fee IP cores, numerous other value-core options are available separately from Xilinx and partners including a Tri-Mode Ethernet MAC, USB2, CAN and the FlexRay controller.
Peripherals for Xilinx embedded processing now available at no charge include:
IP Core Part Number
IIC Interface DO-DI-IIC-SD
UART 16450/16550 DO-DI-UART-SD
10/100 Ethernet MAC Lite DO-DI-10-100-EMACLITE
Floating-point unit (Single precision) DO-DI-FPU-SP
The IIC interface IP core provides an industry standard two-wire, peer-to-peer serial bus interface for device communication. This core provides master, slave and multimaster operations, supporting 400KHz fast mode and 100KHz standard mode. The UART 16450/16550 IP core works in both 16450 and 16550 modes and performs the parallel to serial conversion on characters received from a CPU and serial to parallel conversion on characters received from a microprocessor peripheral.
Optimized to provide the basic Ethernet functions with the least resources used, the 10/100 Ethernet MAC Lite supports IEEE 802.3 Media Independent Interface (MII) to industry standard PHY devices and communicates to a processor via a Processor Local Bus (PLB46) interface. This core provides interfaces for both 10Mbit/s and 100Mbit/s.
The MicroBlaze soft processor has an optional configuration for implementing floating-point support via the automated Platform Studio tool suite. By comparison, the Xilinx auxiliary processor unit (APU) floating-point unit IP core is designed specifically for the PowerPC 405 hard processor core implemented in the Virtex-4 FX family of FPGAs. This core provides support for IEEE 754 floating-point arithmetic operations in single precision. Software applications can use native PowerPC processor floating-point instructions to achieve sustained performance of up to 100MFLOPS.
The no-fee IP cores are available now, delivered with the Xilinx EDK and licensed via the online IP registration center. EDK version 9.2 is available for $495 and includes the MicroBlaze v7 processor core with new optional memory management unit (MMU), Xilinx Platform Studio (XPS) 9.2 tool suite, software drivers, documentation and reference design examples.
XPS 9.2 supports MicroBlaze and PowerPC processing design for Virtex-5, Virtex-4, Virtex-II Pro and Spartan-3 FGPAs. XPS 9.2 supports a broad range of computing platforms, including Windows XP (32bit SP1 and 2), Linux Red Hat Enterprise (32bit 5.0 and 4.0, 64bit 5.0) as well as Solaris 9 (2.9/5.9).
2008年2月29日 星期五
積極迎接消費電子盛宴，Actel不斷追求更低功耗和更低成本
作者：邵樂峰
近年內，Actel不斷推出瞄準便攜式應用的高靈活性、低功耗的FPGA產品。這方面的產品包括，靜態功耗為5mW的超低功耗FPGA——IGLOO系列產品、採用Flash技術的低功耗FPGA、適用便攜式應用處理器的FPGA以及低功耗系統管理IP和優化功率的設計創建與分析工具等。近日，Actel 亞太區總經理賴炫川在接受《電子工程專輯》記者專訪時表示，Actel的使命就是通過創新可編程邏輯解決方案，從芯片級到系統級解決功耗問題。並期望一提到功耗問題時，設計人員就會立即想到Actel。
業界趨勢繼續推動對低功耗的需求，基於Flash的FPGA將走紅
由於便攜式產品的生命週期短及市場競爭激烈，FPGA設計人員必須不斷增加新的功能和複雜性，但卻不能耗用更多的電池能量。因此他們不僅要求開發工具全面，而且要求易於使用，也要求專為降低功耗而優化。而另一個非常值得關注的趨勢是動態功耗的重要性日益增加。賴炫川解釋說，一直以來業界關注更多的是產品的靜態功耗問題，但在時鐘經常切換且為FPGA提供輸入的應用中，如便攜式視頻和醫療設備的高速數據管線，動態功耗就顯得至關重要，而且目前在功率預算中所佔的比例越來越大。舉例來說，相對於1.5V，FPGA工作電壓在1.2V時可降低約36%的動態功耗，同時採用功耗驅動佈局還可降低約 13%。
他認為，現在FPGA廠商面臨的挑戰將是如何把FPGA做的更像ASIC。這就意味著需要不斷降低系統和單個器件的成本以及功耗，並提高設計的安全性和可靠性，單芯片解決方案以及滿足設備的功耗要求等。傳統的基於SRAM的FPGA解決方案無法滿足這些要求，而非易失性的基於Flash的 FPGA產品則先天性的具有這方面的優勢。因此，非易失性、單芯片FPGA技術是對有限板基空間、功耗、上市時間、安全性和低成本有特定要求的系統設計工程師的上佳選擇。
重新定義低功耗的新標準
為了進一步擴展Actel低功耗可編程解決方案組合，Actel面向高性能及對功耗敏感的系統設計人員推出了全新的ProASIC3L系列 FPGA。它以ProASIC3架構為基礎，門電路數從25萬到300萬個，且備有商用和工業用兩種溫度等級，帶有嵌入式SRAM存儲器、大量I/O、鎖相環 (PLL) 以及非易失性存儲器。與5μW IGLOO FPGA系列一樣，ProASIC3L器件也支持1.2V核心電壓和Flash*Freeze技術，使設計人員無需關斷時鐘或電源，即可迅速將器件從動態工作模式切換到靜態模式。在利用同級100萬門 FPGA的典型高速設計中，ProASIC3L器件的動態功耗為100mA，靜態功耗為1mW。同時，ProASIC3L系列還支持FPGA優化32位 ARM Cortex-M1處理器的免費實現。
除了努力降低功耗，Actel在芯片封裝、開發接口IP方面也是做足了工夫。例如其5μW IGLOO FGPA 系列的封裝尺寸就只有4mm×4mm，但卻帶來了4倍更高的密度、3倍更多的I/O，以及減小尺寸達36%的效果；在便攜式存儲中，FPGA可作為從處理器總線到存儲接口的橋接ATA6和CE-ATA，SD1.1/2.0和MMC，CompactFlash3.0 CardBus2.1/PCMCIA。這些產品的應用目標市場主要是針對智能電話、GPS、PDA，手持式和流動存儲以及袋裝計算器和銷售終端等。
關於Actel的產品為什麼一直還在採用0.13mm工藝技術，賴炫川解釋說，在製程工藝技術和功耗的坐標軸中，動態功耗和靜態功耗相交的最低點，對應的工藝製程技術是0.13mm，也就是說，採用0.13mm工藝技術，漏電流是最低的，這就是我們為什麼一直以來還在採用0.13mm工藝技術的原因。
未來市場策略
過去人們很少在消費電子領域考慮使用FPGA，但由於ASIC的發展越來越受到限制，隨著芯片尺寸和功耗的降低，FPGA將變得越來越有吸引力。賴炫川認為，在中國大部分使用 FPGA的客戶都是製造消費類電子產品的，而下一個應用熱點將會是在汽車電子，因為可編程邏輯在那裡也是一個非常適合的候選技術。比如包括進入混合動力、電動汽車或燃料電池汽車的控制系統；以及包括防撞系統、盲點檢測和告警系統，以及倒車攝像頭在內的汽車安全應用系統等等。
談到市場競爭，他表示，隨著市場越來越細分，Actel要做的是預測和洞察未來的市場在哪裡，必須專注於自身的差異化發展，選擇那些大廠商尚未完全鎖定的、更具爆炸性增長的領域，而不是和更強大的領導者盲目競爭。例如，低成本的FPGA目前只佔市場的10%，但是未來三年將超過30%，這就是機會。
消費電子引領FPGA未來，眾廠商各顯神通
其實看準這一機遇的不單是Actel。賽靈思公司CTO Ivo Bolsens博士在接受本刊記者採訪時就曾表示，FPGA未來將向專用化和複雜SoC發展，傳統的軟件可編程和硬件可編程正走向融合。就未來幾年而言， FPGA的增長主要來自於三重播放的機會和消費電子應用。更長遠地看，兼具高度並行處理和低功耗特點的FPGA，未來將獲得來自消費電子領域的大量機會。
針對市場的這一特點，賽靈思也推出了自己的非易失性產品Spartan-3AN，它強調成本和靈活性，可用於平板電視、機頂盒、 IPTV、網關、醫療等市場。另外，已量產的XtremeDSP信號處理解決方案產品系列新增功耗優化的Spartan-3A DSP器件，為低成本且低功耗FPGA領域的應用如軍事通信戰術無線電系統、無線接入點和便攜式醫療設備等，提供了高性能的數字信號處理能力。
另一FPGA巨頭Altera公司也不甘示弱，最新推出了其零功耗MAX IIZ CPLD產品，該器件是專門針對解決便攜式應用市場的功耗、封裝和價格限制而設計開發的。借助Stratix III和Cyclone III FPGA、HardCopy結構化ASIC以及MAX IIZ CPLD，Altera為業界提供了全套的低功耗解決方案。
FPGA廠商Lattice公司也宣佈，將在IIC-2008上推出採用了90nm製程的第三代非易失性(NV)FPGA系列 LatticeXP2，強調通過最新的True NV FPGA技術，可提供彈性化邏輯、最小佔位空間、高度安全性，以及低於1ms的瞬時激活等優勢，可廣泛地應用於無線基地台與醫療應用中。
近年內，Actel不斷推出瞄準便攜式應用的高靈活性、低功耗的FPGA產品。這方面的產品包括，靜態功耗為5mW的超低功耗FPGA——IGLOO系列產品、採用Flash技術的低功耗FPGA、適用便攜式應用處理器的FPGA以及低功耗系統管理IP和優化功率的設計創建與分析工具等。近日，Actel 亞太區總經理賴炫川在接受《電子工程專輯》記者專訪時表示，Actel的使命就是通過創新可編程邏輯解決方案，從芯片級到系統級解決功耗問題。並期望一提到功耗問題時，設計人員就會立即想到Actel。
業界趨勢繼續推動對低功耗的需求，基於Flash的FPGA將走紅
由於便攜式產品的生命週期短及市場競爭激烈，FPGA設計人員必須不斷增加新的功能和複雜性，但卻不能耗用更多的電池能量。因此他們不僅要求開發工具全面，而且要求易於使用，也要求專為降低功耗而優化。而另一個非常值得關注的趨勢是動態功耗的重要性日益增加。賴炫川解釋說，一直以來業界關注更多的是產品的靜態功耗問題，但在時鐘經常切換且為FPGA提供輸入的應用中，如便攜式視頻和醫療設備的高速數據管線，動態功耗就顯得至關重要，而且目前在功率預算中所佔的比例越來越大。舉例來說，相對於1.5V，FPGA工作電壓在1.2V時可降低約36%的動態功耗，同時採用功耗驅動佈局還可降低約 13%。
他認為，現在FPGA廠商面臨的挑戰將是如何把FPGA做的更像ASIC。這就意味著需要不斷降低系統和單個器件的成本以及功耗，並提高設計的安全性和可靠性，單芯片解決方案以及滿足設備的功耗要求等。傳統的基於SRAM的FPGA解決方案無法滿足這些要求，而非易失性的基於Flash的 FPGA產品則先天性的具有這方面的優勢。因此，非易失性、單芯片FPGA技術是對有限板基空間、功耗、上市時間、安全性和低成本有特定要求的系統設計工程師的上佳選擇。
重新定義低功耗的新標準
為了進一步擴展Actel低功耗可編程解決方案組合，Actel面向高性能及對功耗敏感的系統設計人員推出了全新的ProASIC3L系列 FPGA。它以ProASIC3架構為基礎，門電路數從25萬到300萬個，且備有商用和工業用兩種溫度等級，帶有嵌入式SRAM存儲器、大量I/O、鎖相環 (PLL) 以及非易失性存儲器。與5μW IGLOO FPGA系列一樣，ProASIC3L器件也支持1.2V核心電壓和Flash*Freeze技術，使設計人員無需關斷時鐘或電源，即可迅速將器件從動態工作模式切換到靜態模式。在利用同級100萬門 FPGA的典型高速設計中，ProASIC3L器件的動態功耗為100mA，靜態功耗為1mW。同時，ProASIC3L系列還支持FPGA優化32位 ARM Cortex-M1處理器的免費實現。
除了努力降低功耗，Actel在芯片封裝、開發接口IP方面也是做足了工夫。例如其5μW IGLOO FGPA 系列的封裝尺寸就只有4mm×4mm，但卻帶來了4倍更高的密度、3倍更多的I/O，以及減小尺寸達36%的效果；在便攜式存儲中，FPGA可作為從處理器總線到存儲接口的橋接ATA6和CE-ATA，SD1.1/2.0和MMC，CompactFlash3.0 CardBus2.1/PCMCIA。這些產品的應用目標市場主要是針對智能電話、GPS、PDA，手持式和流動存儲以及袋裝計算器和銷售終端等。
關於Actel的產品為什麼一直還在採用0.13mm工藝技術，賴炫川解釋說，在製程工藝技術和功耗的坐標軸中，動態功耗和靜態功耗相交的最低點，對應的工藝製程技術是0.13mm，也就是說，採用0.13mm工藝技術，漏電流是最低的，這就是我們為什麼一直以來還在採用0.13mm工藝技術的原因。
未來市場策略
過去人們很少在消費電子領域考慮使用FPGA，但由於ASIC的發展越來越受到限制，隨著芯片尺寸和功耗的降低，FPGA將變得越來越有吸引力。賴炫川認為，在中國大部分使用 FPGA的客戶都是製造消費類電子產品的，而下一個應用熱點將會是在汽車電子，因為可編程邏輯在那裡也是一個非常適合的候選技術。比如包括進入混合動力、電動汽車或燃料電池汽車的控制系統；以及包括防撞系統、盲點檢測和告警系統，以及倒車攝像頭在內的汽車安全應用系統等等。
談到市場競爭，他表示，隨著市場越來越細分，Actel要做的是預測和洞察未來的市場在哪裡，必須專注於自身的差異化發展，選擇那些大廠商尚未完全鎖定的、更具爆炸性增長的領域，而不是和更強大的領導者盲目競爭。例如，低成本的FPGA目前只佔市場的10%，但是未來三年將超過30%，這就是機會。
消費電子引領FPGA未來，眾廠商各顯神通
其實看準這一機遇的不單是Actel。賽靈思公司CTO Ivo Bolsens博士在接受本刊記者採訪時就曾表示，FPGA未來將向專用化和複雜SoC發展，傳統的軟件可編程和硬件可編程正走向融合。就未來幾年而言， FPGA的增長主要來自於三重播放的機會和消費電子應用。更長遠地看，兼具高度並行處理和低功耗特點的FPGA，未來將獲得來自消費電子領域的大量機會。
針對市場的這一特點，賽靈思也推出了自己的非易失性產品Spartan-3AN，它強調成本和靈活性，可用於平板電視、機頂盒、 IPTV、網關、醫療等市場。另外，已量產的XtremeDSP信號處理解決方案產品系列新增功耗優化的Spartan-3A DSP器件，為低成本且低功耗FPGA領域的應用如軍事通信戰術無線電系統、無線接入點和便攜式醫療設備等，提供了高性能的數字信號處理能力。
另一FPGA巨頭Altera公司也不甘示弱，最新推出了其零功耗MAX IIZ CPLD產品，該器件是專門針對解決便攜式應用市場的功耗、封裝和價格限制而設計開發的。借助Stratix III和Cyclone III FPGA、HardCopy結構化ASIC以及MAX IIZ CPLD，Altera為業界提供了全套的低功耗解決方案。
FPGA廠商Lattice公司也宣佈，將在IIC-2008上推出採用了90nm製程的第三代非易失性(NV)FPGA系列 LatticeXP2，強調通過最新的True NV FPGA技術，可提供彈性化邏輯、最小佔位空間、高度安全性，以及低於1ms的瞬時激活等優勢，可廣泛地應用於無線基地台與醫療應用中。
ARM：迎接多核心時代的來臨
儘管在SoC時代中，IP的重要性與日俱增，但是由於特殊的商業模式與技術障礙，真正成功的IP授權業者卻只有屈指可數。受惠於在手機市場的廣泛應用，造就了全球最大的CPU核心業者ARM。該公司的營運長Tudor Brown，同時也是公司的創始人之一，日前在接受本刊的專訪中，非常難得地暢談了ARM的過去、現在與未來。
請談一談ARM的發展歷程，公司當初為何決定以IP授權模式進入市場？
早在1983年，ARM的前身Acorn Computer公司，就已開發出非常好的RISC處理器，但一直未能取得商業上的成功。到1990年，ARM正式成立後，我們便決定要將此核心技術建構成為一標準，讓全球的各家業者都能廣泛使用，也因此開始採用授權的商業模式。
但這在當時算是全新的模式，如何說服其他業者採用、相信我們的技術，是非常不容易的。也因此，在早期我們的確經歷了許多挫折與困難。當然，我們的商業模式也一直在演變，以因應市場的需求。一直到1993年，TI、Cirrus Logic等知名業者採用我們的技術後，ARM終於逐漸在市場中建立知名度，開拓出一條與其他業者不同的道路。
如今看來，我們當初所秉持‘為大家所用’(used by everybody)的願景，似乎已經快達到目標了。我們的ARM9核心已擁有超過200家的授權業者、ARM7也有150多家的公司採用。此外，光是2006年，內含ARM核心的晶片出貨量就有25億顆，而累積至2007年底，ARM核心晶片出貨量已突破100億顆。隨著市場的持續發展，我們希望能在2010年實現年出貨量45億顆的目標。
IP市場中成功的例子並不多見，您認為ARM成功的關鍵是什麼？
當然，技術優勢是最重要的。我們的CPU核心具備低功耗、小尺寸的特點，這讓我們擁有絕佳的競爭力。此外，在於我們決定授權這項技術，而非進行銷售的商業模式。當時我們雖擁有充份的技術足以發展成為一家供應微處理器的無晶圓半導體公司，但直接與TI、NEC等大型的IDM直接競爭的話，那勢必會是一場硬仗。而透過授權的方式所帶來的營收一開始或許不多，但卻能獲得這些廠商的青睞。
另一方面，ARM是一間保守的英國公司，或許這也是能讓我們長久苦撐此一模式，等待收穫的原因之一。IP授權的營收有授權金與權利金兩種。後者必須等到客戶的產品實際量產成功後，才會實現，這通常是三到五年的等待時間。我們在進行公司的營運規劃時，通常都假設只會有授權金收入，因此能夠以更穩健、謹慎的方式讓公司慢慢成長，不會躁進。事實證明，我們的權利金收入從近年起開始穩定成長，這也讓我們能有更充裕的資源持續進行新技術研發。
目前手機仍佔ARM約三分之二的營收，對ARM的發展非常重要。您對手機市場的未來發展有何看法？
在2006年25億顆ARM核心晶片的出貨量中，行動電話就佔了16億顆，此一市場的確對ARM非常重要。我們之前曾經預期，隨著其他應用的成長，到2010年時行動市場佔ARM的營收比例可能會降至五成，但目前看來，此一預測不會發生。
我想，原因之一是我們低估了一台手機中所能容納的核心數量。若以全球手機市場10億支的規模來計算，2006年時，平均一支行動電話有 1.6顆核心。事實上，許多行動電話中所包含的還不只一顆核心，例如迅速成長中的智慧型手機平均就有5顆核心，這對ARM而言是一項利多的消息。
再者，隨著手機功能需求增加，除了基頻、射頻、應用處理器之外，像是藍牙、Wi-Fi、WiMax、3D繪圖、音訊等功能的整合，都會使手機需要的核心數量越來越多，需要的效能愈來越高。從一支手機中我們可以看到非常有趣的市場動態，不同業者會採取相異的設計概念與整合方式，然而，不管是哪些業者的方案，他們都使用著ARM核心，這也就是我們的營運模式所帶來的效益。
近來我們更致力於多核心處理器，不管是我們在2004年推出的多核心MPCore架構或是新一代的Cortex-A9多核心處理器，都是因應彈性化與高效率的需求而開發的。舉例來說，行動電話大部份在待機時並不需要太多功耗，但一開始運作就得消耗很多電源，而藉由彈性化的多核心設計，即可迅速地進行切換，使平均功耗低，而峰值功耗則維持較高。長遠看來，多核心處理應用將會變得更為普及。
近來行動上網裝置(MID)似乎又成為另一個受到矚目的行動應用領域，請談一下對這方面的看法？
的確，這將會是另一個重要的商機所在。不管是PC陣營希望將筆記型電腦做小，成為一台MID，或是手機陣營希望增強網路瀏覽功能使其成為一台連接行動電腦(Connect Mobile Computer，CMC)，雙方業者看到的機會都是相同的，只是各有其不同的做法與策略。
對核心授權業者來說，ARM的任務是希望能建構一個生態環境，透過結合各廠商的力量與合作，促使這樣的願景能夠實現。也因此，我們日前與包括Marvell、TI、三星在內的七家業者將進行一項合作計畫，將針對Linux軟體開發一行動運算平台，希望能加速軟體方案的創新，以強化手機上網的使用者體驗。
除了行動市場以外，ARM在非行動市場方面的策略為何？
嵌入式應用將會是另一個快速成長的領域，ARM核心也將會是最適用的產品。我們的作法是儘量不針對某一特定市場開發單一產品，以便使產品可滲透至各種不同的應用中。我們透過觀察市場的需求與趨勢，來開發具有特色需求的核心，因此，這樣的產品往往也適用於不同的市場中。例如，我們在幾年前與硬碟製造商合作，開發出一款ARM9系列核心，該核心後來也適用於MP3播放器中；而我們與一家開發汽車煞車系統的公司合作所打造的核心，由於它具備嚴苛的即時條件，因此還能應用在基頻處理器中。這也就是為什麼ARM7在1994年推出多年後，至今仍相當普及於各種應用中之故。
此外，微控制器(MCU)市場也是非常令我們感到興奮的，目前已有12間業者採用ARM核心推出32位元MCU產品，未來的成長可期。隨著電子產品的功能需求持續提升，即使像是遙控器、玩具等產品，也都紛紛開始改採32位元MCU。而由於ARM核心已具備完整的軟體生態環境，對設計人員來說，相容性高、撰寫程式容易，當考慮整體的系統成本時，32位元MCU反而擁有更佳的成本優勢。隨著越來越多的業者捨棄其自有的專屬核心架構，改採ARM 核心開發MCU產品之後，我相信，這樣的趨勢會持續發展下去，使ARM核心的應用更為普遍。
回到剛才我們談到ARM的成功關鍵時，我想除了技術、商業模式之外，我想我們也是非常幸運的。就當手機開始從類比朝數位轉換時，我們剛好在那個時間點具備了此一低功耗的數位核心架構。而現在，當MCU市場開始朝32位元RISC架構移轉時，我們的核心、軟體生態也已經就緒，這對我們的成功來說，也是非常重要的。
另一方面，我們在數位家庭領域也會有很大的商機。我想強調的是，雖然市場上一直僅對ARM的低功耗表現印象深刻，但我們在高效能需求的應用中，也同樣表現優異。而即使是對包括電視、DVD播放機等插電產品來說，由於散熱、能源等問題，功耗設計未來仍將是一重要考量。
而隨著產品開發成本的不斷上升，未來一間公司不可能同時支援多種CPU架構，而兼具功耗與效能的ARM核心，將會佔極大的優勢，這些因素都將會使我們在非行動市場的營收持續成長。
Tudor Brown
現任ARM公司營運長
ARM公司創始人之一
Acorn Computers公司研發部主任工程師
ARM公司工程總監暨技術長、執行副總裁
英國劍橋大學電子科學碩士
作者：勾淑婉
請談一談ARM的發展歷程，公司當初為何決定以IP授權模式進入市場？
早在1983年，ARM的前身Acorn Computer公司，就已開發出非常好的RISC處理器，但一直未能取得商業上的成功。到1990年，ARM正式成立後，我們便決定要將此核心技術建構成為一標準，讓全球的各家業者都能廣泛使用，也因此開始採用授權的商業模式。
但這在當時算是全新的模式，如何說服其他業者採用、相信我們的技術，是非常不容易的。也因此，在早期我們的確經歷了許多挫折與困難。當然，我們的商業模式也一直在演變，以因應市場的需求。一直到1993年，TI、Cirrus Logic等知名業者採用我們的技術後，ARM終於逐漸在市場中建立知名度，開拓出一條與其他業者不同的道路。
如今看來，我們當初所秉持‘為大家所用’(used by everybody)的願景，似乎已經快達到目標了。我們的ARM9核心已擁有超過200家的授權業者、ARM7也有150多家的公司採用。此外，光是2006年，內含ARM核心的晶片出貨量就有25億顆，而累積至2007年底，ARM核心晶片出貨量已突破100億顆。隨著市場的持續發展，我們希望能在2010年實現年出貨量45億顆的目標。
IP市場中成功的例子並不多見，您認為ARM成功的關鍵是什麼？
當然，技術優勢是最重要的。我們的CPU核心具備低功耗、小尺寸的特點，這讓我們擁有絕佳的競爭力。此外，在於我們決定授權這項技術，而非進行銷售的商業模式。當時我們雖擁有充份的技術足以發展成為一家供應微處理器的無晶圓半導體公司，但直接與TI、NEC等大型的IDM直接競爭的話，那勢必會是一場硬仗。而透過授權的方式所帶來的營收一開始或許不多，但卻能獲得這些廠商的青睞。
另一方面，ARM是一間保守的英國公司，或許這也是能讓我們長久苦撐此一模式，等待收穫的原因之一。IP授權的營收有授權金與權利金兩種。後者必須等到客戶的產品實際量產成功後，才會實現，這通常是三到五年的等待時間。我們在進行公司的營運規劃時，通常都假設只會有授權金收入，因此能夠以更穩健、謹慎的方式讓公司慢慢成長，不會躁進。事實證明，我們的權利金收入從近年起開始穩定成長，這也讓我們能有更充裕的資源持續進行新技術研發。
目前手機仍佔ARM約三分之二的營收，對ARM的發展非常重要。您對手機市場的未來發展有何看法？
在2006年25億顆ARM核心晶片的出貨量中，行動電話就佔了16億顆，此一市場的確對ARM非常重要。我們之前曾經預期，隨著其他應用的成長，到2010年時行動市場佔ARM的營收比例可能會降至五成，但目前看來，此一預測不會發生。
我想，原因之一是我們低估了一台手機中所能容納的核心數量。若以全球手機市場10億支的規模來計算，2006年時，平均一支行動電話有 1.6顆核心。事實上，許多行動電話中所包含的還不只一顆核心，例如迅速成長中的智慧型手機平均就有5顆核心，這對ARM而言是一項利多的消息。
再者，隨著手機功能需求增加，除了基頻、射頻、應用處理器之外，像是藍牙、Wi-Fi、WiMax、3D繪圖、音訊等功能的整合，都會使手機需要的核心數量越來越多，需要的效能愈來越高。從一支手機中我們可以看到非常有趣的市場動態，不同業者會採取相異的設計概念與整合方式，然而，不管是哪些業者的方案，他們都使用著ARM核心，這也就是我們的營運模式所帶來的效益。
近來我們更致力於多核心處理器，不管是我們在2004年推出的多核心MPCore架構或是新一代的Cortex-A9多核心處理器，都是因應彈性化與高效率的需求而開發的。舉例來說，行動電話大部份在待機時並不需要太多功耗，但一開始運作就得消耗很多電源，而藉由彈性化的多核心設計，即可迅速地進行切換，使平均功耗低，而峰值功耗則維持較高。長遠看來，多核心處理應用將會變得更為普及。
近來行動上網裝置(MID)似乎又成為另一個受到矚目的行動應用領域，請談一下對這方面的看法？
的確，這將會是另一個重要的商機所在。不管是PC陣營希望將筆記型電腦做小，成為一台MID，或是手機陣營希望增強網路瀏覽功能使其成為一台連接行動電腦(Connect Mobile Computer，CMC)，雙方業者看到的機會都是相同的，只是各有其不同的做法與策略。
對核心授權業者來說，ARM的任務是希望能建構一個生態環境，透過結合各廠商的力量與合作，促使這樣的願景能夠實現。也因此，我們日前與包括Marvell、TI、三星在內的七家業者將進行一項合作計畫，將針對Linux軟體開發一行動運算平台，希望能加速軟體方案的創新，以強化手機上網的使用者體驗。
除了行動市場以外，ARM在非行動市場方面的策略為何？
嵌入式應用將會是另一個快速成長的領域，ARM核心也將會是最適用的產品。我們的作法是儘量不針對某一特定市場開發單一產品，以便使產品可滲透至各種不同的應用中。我們透過觀察市場的需求與趨勢，來開發具有特色需求的核心，因此，這樣的產品往往也適用於不同的市場中。例如，我們在幾年前與硬碟製造商合作，開發出一款ARM9系列核心，該核心後來也適用於MP3播放器中；而我們與一家開發汽車煞車系統的公司合作所打造的核心，由於它具備嚴苛的即時條件，因此還能應用在基頻處理器中。這也就是為什麼ARM7在1994年推出多年後，至今仍相當普及於各種應用中之故。
此外，微控制器(MCU)市場也是非常令我們感到興奮的，目前已有12間業者採用ARM核心推出32位元MCU產品，未來的成長可期。隨著電子產品的功能需求持續提升，即使像是遙控器、玩具等產品，也都紛紛開始改採32位元MCU。而由於ARM核心已具備完整的軟體生態環境，對設計人員來說，相容性高、撰寫程式容易，當考慮整體的系統成本時，32位元MCU反而擁有更佳的成本優勢。隨著越來越多的業者捨棄其自有的專屬核心架構，改採ARM 核心開發MCU產品之後，我相信，這樣的趨勢會持續發展下去，使ARM核心的應用更為普遍。
回到剛才我們談到ARM的成功關鍵時，我想除了技術、商業模式之外，我想我們也是非常幸運的。就當手機開始從類比朝數位轉換時，我們剛好在那個時間點具備了此一低功耗的數位核心架構。而現在，當MCU市場開始朝32位元RISC架構移轉時，我們的核心、軟體生態也已經就緒，這對我們的成功來說，也是非常重要的。
另一方面，我們在數位家庭領域也會有很大的商機。我想強調的是，雖然市場上一直僅對ARM的低功耗表現印象深刻，但我們在高效能需求的應用中，也同樣表現優異。而即使是對包括電視、DVD播放機等插電產品來說，由於散熱、能源等問題，功耗設計未來仍將是一重要考量。
而隨著產品開發成本的不斷上升，未來一間公司不可能同時支援多種CPU架構，而兼具功耗與效能的ARM核心，將會佔極大的優勢，這些因素都將會使我們在非行動市場的營收持續成長。
Tudor Brown
現任ARM公司營運長
ARM公司創始人之一
Acorn Computers公司研發部主任工程師
ARM公司工程總監暨技術長、執行副總裁
英國劍橋大學電子科學碩士
作者：勾淑婉
Software encryption-based tech for MCUs debuts
NXP Semiconductors and embedded security software provider NTRU have introduced one of the first software-based encryption solutions for general-purpose ARM7 MCUs. Software-encrypted microcontrollers can be used in various applications including credit card readers, entry access systems, ATMs and set-top boxes. The software encryption-based technology will allow customers to upgrade the microcontroller security in an installed application, in order to provide countermeasures against possible attacks, say the companies.
"Encryption and security solutions are particularly significant in an increasingly connected world where businesses have a need to authenticate and protect information," said Sheila Walker, VP of business development, NTRU. "Embedded designers desire sophisticated encryption for even low-cost applications that may be carrying or transmitting sensitive information, which is what makes our partnership with NXP unique."
NXP's ARM-based MCUs feature In Application Programming (IAP), which gives customers the option of upgrading their security algorithm in the field, regardless of whether the product has been comprised. The popular LPC2300 and LPC2400 MCU series feature many communication peripherals, including Ethernet, CAN and USB, providing customers the flexibility to upgrade their security algorithms in installed applications. Targeted to automotive, consumer, financial, medical and industrial end-equipment designers, software encryption provides the benefits of speed, flexibility and lower cost over time.
Core features
The NTRU software security libraries for NXP's ARM technology-based MCUs provide the user tools, including encryption and decryption of messages, digital signatures, and utilities protocols like key negotiation. Core features include confidentiality, which allows the sender and receiver to be sure that the information is being shared only in the way they intend; authentication, which allows the receiver of the information to be certain where it came from; and integrity, which allows the receiver to verify that the message has not been altered in transit.
Specific functionality will include encryption, decryption, random number generation, digital signatures and other utilities protocols to achieve benefits such as confidentiality, authentication, integrity and non-repudiation. The algorithms include Hash algorithms (SHA-1, MD5 and X9.82 RNG), Symmetric-key encryption/decryption (AES, Triple-DES) and Asymmetric-key encryption/decryption (RSA, DSA, Diffie-Hellman).
NTRU's software encryption libraries for NXP LPC2000 and LPC3000 MCUs are available immediately. Development license costs and royalty per unit is determined by and paid to NTRU. Baseline royalty per unit pricing will be negotiable with NTRU exclusively.
"Encryption and security solutions are particularly significant in an increasingly connected world where businesses have a need to authenticate and protect information," said Sheila Walker, VP of business development, NTRU. "Embedded designers desire sophisticated encryption for even low-cost applications that may be carrying or transmitting sensitive information, which is what makes our partnership with NXP unique."
NXP's ARM-based MCUs feature In Application Programming (IAP), which gives customers the option of upgrading their security algorithm in the field, regardless of whether the product has been comprised. The popular LPC2300 and LPC2400 MCU series feature many communication peripherals, including Ethernet, CAN and USB, providing customers the flexibility to upgrade their security algorithms in installed applications. Targeted to automotive, consumer, financial, medical and industrial end-equipment designers, software encryption provides the benefits of speed, flexibility and lower cost over time.
Core features
The NTRU software security libraries for NXP's ARM technology-based MCUs provide the user tools, including encryption and decryption of messages, digital signatures, and utilities protocols like key negotiation. Core features include confidentiality, which allows the sender and receiver to be sure that the information is being shared only in the way they intend; authentication, which allows the receiver of the information to be certain where it came from; and integrity, which allows the receiver to verify that the message has not been altered in transit.
Specific functionality will include encryption, decryption, random number generation, digital signatures and other utilities protocols to achieve benefits such as confidentiality, authentication, integrity and non-repudiation. The algorithms include Hash algorithms (SHA-1, MD5 and X9.82 RNG), Symmetric-key encryption/decryption (AES, Triple-DES) and Asymmetric-key encryption/decryption (RSA, DSA, Diffie-Hellman).
NTRU's software encryption libraries for NXP LPC2000 and LPC3000 MCUs are available immediately. Development license costs and royalty per unit is determined by and paid to NTRU. Baseline royalty per unit pricing will be negotiable with NTRU exclusively.
超越DSP範疇 ‘數位訊號處理’無所不在
很長一段時間以來，‘DSP’一詞的意義都含混不清。25年以來，它一直被用來表示‘數位訊號處理’ 和‘數位訊號處理器’。因此，我們可以說DSP就是一種為DSP技術而設計的處理器。你可能以為這種混淆情況會一直持續下去，但最近，這個問題已不再重要了。過去，你可能必須根據上下文來判斷究竟該詞代表哪一種意義，而真正重要的，或許是這兩種含義是緊密連繫在一起：如果你想實現即時數位訊號處理，絕大部份情況下是在數位訊號處理器上進行。它們事實上是一體兩面的。
在最初時，DSP的領域非常小，但身處其中的每一個人都瞭解這個意義多變的術語，這是很有益的。無論從技術或處理器兩種意義上來看，DSP都是一種利基型技術，用於相對較小的工程社群之中。它對該領域以外的影響十分有限，且大部份是相當難以察覺的。
但情況已大不相同了。今天，已經很難找到一個並未使用某種形式之數位訊號處理的電子系統了。的確，從行動電話到洗衣機，從汽車到iPod，從通訊衛星到DVD播放器，越來越多的產品依賴著數位訊號處理來實現自己的核心功能。數位訊號處理業已成為一項關鍵性的使能技術。有數以千計的應用整合了數位訊號處理技術和大量的各式要求與限制。其中一部份應用與DSP處理器最初的設計初衷已大相徑庭。它們具有不同的要求和約束，例如，訊號處理功能性現在常常與網路處理和用戶介面等其他類型的任務緊密整合。而且，基於現代數位訊號處理的系統，也經常由那些並非專攻數位訊號處理的工程師來實現。
諷刺的是，近年來，正是數位訊號處理應用的普及性和多樣性，正迫使那些大量開發DSP的人們──即DSP處理器製造商，不得不應對與其他類型處理引擎廠商的殘酷競爭。
最近幾年來，瞄準訊號處理應用的新型處理引擎大量湧現。其中包括具備DSP導向型增強功能的通用微處理器、具有嵌入式DSP導向硬體的 FPGA、多核心和大規模並行處理器、可配置和可定製處理器，以及專用硬體模組。甚至簡單、低成本的微控制器也擠入了訊號處理服務領域。這些處理器中，沒有一種是‘DSP’，但它們又都在做DSP的工作。想瞭解最常用於數位訊號處理應用的處理引擎，可從http: //www.bdti.com/pocket/pocket.htm下載BDTI的《DSP處理引擎指南》。
事實上，目前在非DSP處理器上執行的訊號處理工作可能和在傳統DSP上的一樣多。數位訊號處理和數位訊號處理器之間的緊密聯繫已大幅放鬆，在某種程度上，這兩種DSP──數位訊號處理和數位訊號處理器──已逐步朝不同的方向發展了。
鑒於數位訊號處理的廣泛普及，兩種意義上的‘DSP’之間聯繫的放鬆，對業界也具有重要意涵。對系統開發人員而言，它意味著，即使你不是數位訊號處理專業人員，也可能與數位訊號處理打交道。而且在選擇晶片時，你將有大量各式各樣的處理引擎可供選擇。同樣地，對於晶片製造商，它意味著，不論瞄準哪一個市場，你都有可能需要在自己的晶片中整合數位訊號處理能力，此外，你不能再假設DSP處理器是最好的實現方法了。
隨著數位訊號處理技術變得越來越重要，它將繼續為整個電子產業帶來無數商機。但這些機會與我們過去所見截然不同──傳統的技術方案，可能已經無法很好地滿足它們的要求了。
作者：Jeff Bier
總裁暨共同創辦人
BDTI公司
在最初時，DSP的領域非常小，但身處其中的每一個人都瞭解這個意義多變的術語，這是很有益的。無論從技術或處理器兩種意義上來看，DSP都是一種利基型技術，用於相對較小的工程社群之中。它對該領域以外的影響十分有限，且大部份是相當難以察覺的。
但情況已大不相同了。今天，已經很難找到一個並未使用某種形式之數位訊號處理的電子系統了。的確，從行動電話到洗衣機，從汽車到iPod，從通訊衛星到DVD播放器，越來越多的產品依賴著數位訊號處理來實現自己的核心功能。數位訊號處理業已成為一項關鍵性的使能技術。有數以千計的應用整合了數位訊號處理技術和大量的各式要求與限制。其中一部份應用與DSP處理器最初的設計初衷已大相徑庭。它們具有不同的要求和約束，例如，訊號處理功能性現在常常與網路處理和用戶介面等其他類型的任務緊密整合。而且，基於現代數位訊號處理的系統，也經常由那些並非專攻數位訊號處理的工程師來實現。
諷刺的是，近年來，正是數位訊號處理應用的普及性和多樣性，正迫使那些大量開發DSP的人們──即DSP處理器製造商，不得不應對與其他類型處理引擎廠商的殘酷競爭。
最近幾年來，瞄準訊號處理應用的新型處理引擎大量湧現。其中包括具備DSP導向型增強功能的通用微處理器、具有嵌入式DSP導向硬體的 FPGA、多核心和大規模並行處理器、可配置和可定製處理器，以及專用硬體模組。甚至簡單、低成本的微控制器也擠入了訊號處理服務領域。這些處理器中，沒有一種是‘DSP’，但它們又都在做DSP的工作。想瞭解最常用於數位訊號處理應用的處理引擎，可從http: //www.bdti.com/pocket/pocket.htm下載BDTI的《DSP處理引擎指南》。
事實上，目前在非DSP處理器上執行的訊號處理工作可能和在傳統DSP上的一樣多。數位訊號處理和數位訊號處理器之間的緊密聯繫已大幅放鬆，在某種程度上，這兩種DSP──數位訊號處理和數位訊號處理器──已逐步朝不同的方向發展了。
鑒於數位訊號處理的廣泛普及，兩種意義上的‘DSP’之間聯繫的放鬆，對業界也具有重要意涵。對系統開發人員而言，它意味著，即使你不是數位訊號處理專業人員，也可能與數位訊號處理打交道。而且在選擇晶片時，你將有大量各式各樣的處理引擎可供選擇。同樣地，對於晶片製造商，它意味著，不論瞄準哪一個市場，你都有可能需要在自己的晶片中整合數位訊號處理能力，此外，你不能再假設DSP處理器是最好的實現方法了。
隨著數位訊號處理技術變得越來越重要，它將繼續為整個電子產業帶來無數商機。但這些機會與我們過去所見截然不同──傳統的技術方案，可能已經無法很好地滿足它們的要求了。
作者：Jeff Bier
總裁暨共同創辦人
BDTI公司
2008年2月21日 星期四
消費電子引領FPGA未來潮流
目前，在FPGA領域的各種創新應用實在是太多了，甚至在我們不知道的情況下，有許多創新領域都已開始使用FPGA了。我認為並深信數位訊號處理(DSP)、封包處理和高速運算會是未來技術的發展趨勢。
就未來幾年而言，FPGA的成長將主要來自於三重播放(Triple Play)所帶來的機會和消費電子應用。更長遠地看，兼具高度平行處理和低功耗特點的FPGA，未來將獲得來自消費電子領域的大量機會。
首先，未來幾年全球廣播和電信產業將廣泛地部署三重播放業務。在三重播放的基礎設備方面，FPGA擔任了一個非常重要的角色。舉例來說，具備強大DSP處理性能的Virtex-5元件，就能夠支援企業級和電信級的應用。
必須強調的是，5GMAC/s已成為基於處理器的DSP性能上限。而在消費電子領域的視訊、視訊監控以及手機的軟體無線電(SDR)、超音波系統等應用的積極推動下，我相信未來幾年內消費電子的DSP性能範圍將可達到5G-30GMAC/s。例如，賽靈思(Xilinx)的Spartan-3A DSP即為廣泛的消費電子大規模應用提供了極佳的性價比，它整合了126個DSP48A Slice，能在250MHz的頻率下提供超過30GMAC/s的DSP性能。
賽靈思還針對基於FPGA的DSP設計提供了AccelDSP合成工具，以加速強大的Matlab演算法到FPGA的移植。同時，在消費電子應用的網路安全、3D等方面都將用到封包處理；而一些正在制訂中的互連標準也需要可編程介面來適應。這些都對FPGA有很多好處。
隨著性能不斷提高，以及價格和功耗的不斷降低，FPGA相對於ASIC的競爭優勢也愈加明顯。以有線通訊應用為例，FPGA就比ASIC快 10倍，成本少10倍，功耗低10倍。此外，FPGA仍正不停地演進中，為了滿足高整合度系統的需求，越來越多的IP核心被整合於晶片內部。因此，我認為 FPGA在未來即將出現的一個更具革命性變化就是採用SiP封裝。例如賽靈思的單晶片Flash FPGA─Spartan-3AN就是利用SiP技術實現SRAM FPGA和Flash的晶片整合。
但是，FPGA的前景並非一片坦途。例如，在高速運算領域中，FPGA雖然以多核心處理器的形式作為因應處理的角色出現，但這種新型的對應架構同時也面臨著很多的技術挑戰，所以需要與產業鏈中的其他夥伴合作以解決這些挑戰。
此外，我們始終認為，教育方面一直是FPGA/PLD無法被廣泛採用的最主要原因，尤其是對於亞洲地區的工程師而言；因此，我們將在全球積極推動大學計劃，以及針對工程師的培訓計劃。
作者：Ivo Bolsens
CTO
賽靈思公司
就未來幾年而言，FPGA的成長將主要來自於三重播放(Triple Play)所帶來的機會和消費電子應用。更長遠地看，兼具高度平行處理和低功耗特點的FPGA，未來將獲得來自消費電子領域的大量機會。
首先，未來幾年全球廣播和電信產業將廣泛地部署三重播放業務。在三重播放的基礎設備方面，FPGA擔任了一個非常重要的角色。舉例來說，具備強大DSP處理性能的Virtex-5元件，就能夠支援企業級和電信級的應用。
必須強調的是，5GMAC/s已成為基於處理器的DSP性能上限。而在消費電子領域的視訊、視訊監控以及手機的軟體無線電(SDR)、超音波系統等應用的積極推動下，我相信未來幾年內消費電子的DSP性能範圍將可達到5G-30GMAC/s。例如，賽靈思(Xilinx)的Spartan-3A DSP即為廣泛的消費電子大規模應用提供了極佳的性價比，它整合了126個DSP48A Slice，能在250MHz的頻率下提供超過30GMAC/s的DSP性能。
賽靈思還針對基於FPGA的DSP設計提供了AccelDSP合成工具，以加速強大的Matlab演算法到FPGA的移植。同時，在消費電子應用的網路安全、3D等方面都將用到封包處理；而一些正在制訂中的互連標準也需要可編程介面來適應。這些都對FPGA有很多好處。
隨著性能不斷提高，以及價格和功耗的不斷降低，FPGA相對於ASIC的競爭優勢也愈加明顯。以有線通訊應用為例，FPGA就比ASIC快 10倍，成本少10倍，功耗低10倍。此外，FPGA仍正不停地演進中，為了滿足高整合度系統的需求，越來越多的IP核心被整合於晶片內部。因此，我認為 FPGA在未來即將出現的一個更具革命性變化就是採用SiP封裝。例如賽靈思的單晶片Flash FPGA─Spartan-3AN就是利用SiP技術實現SRAM FPGA和Flash的晶片整合。
但是，FPGA的前景並非一片坦途。例如，在高速運算領域中，FPGA雖然以多核心處理器的形式作為因應處理的角色出現，但這種新型的對應架構同時也面臨著很多的技術挑戰，所以需要與產業鏈中的其他夥伴合作以解決這些挑戰。
此外，我們始終認為，教育方面一直是FPGA/PLD無法被廣泛採用的最主要原因，尤其是對於亞洲地區的工程師而言；因此，我們將在全球積極推動大學計劃，以及針對工程師的培訓計劃。
作者：Ivo Bolsens
CTO
賽靈思公司
安富利和賽靈思在新加坡高等學院建立第一個可程式邏輯解決方案實驗室
設在共和理工學院的新機構旨在促進當地學生的技術教育
環球電子元件經銷商安富利公司 (NYSE: AVT) 旗下運營機構安富利電子元件部(Avnet Electronics Marketing)與全球領先的可編程邏輯解決方案提供商賽靈思公司（Xilinx, Inc. (Nasdaq: XLNX)在新加坡的共和理工學院(Republic Polytechnic)設立專門的設計培訓實驗室，為工程專業學生提供動手實驗的機會。
該實驗室由賽靈思公司投入資金，安富利電子元件部委派經驗豐富的應用工程師教授所有培訓課程，包括為學生和客戶每月舉辦的研討會。學生和教職人員將有機會在實驗室接受不同主題的培訓，參加各種主題研討會，包括各種用戶應用的開發和嵌入式系統設計等。
安富利電子元件部亞洲區高級市場部總監黃昌國先生表示：「安富利認為滿足年青人的教育需求不僅要提供技術知識給他們，還要讓他們瞭解如何以創新精神來解決難題也很重要。共和理工學院的實驗室將為學生提供獨特的機會，助其更全面瞭解快速變化的FPGA領域的最新技術創新，讓他們具備必要的實際知識，以`因應未來職業生涯中可能遇到的設計挑戰。」
共和理工學院工程學院院長鄺耀振(Fong Yew Chan)先生表示：「成立共和理工學院-賽靈思可程式邏輯方案實驗室能為教師和學生提供必要的基本知識，作為他們從事激勵人心的開發工作，如數位娛樂系統、可攜式多媒體設備和人機介面的硬體加速等領域開發的基礎。我們希望這個實驗室能成為可程式邏輯方案領域一流的實驗室，在學生、教職員工和業界的共同努力下，創造FPGA創新應用的新局面。」
安富利電子元件部南亞區總裁林國基(Keith Lam)表示：「共和理工學院的技術教育導向，加上策略合作夥伴賽靈思的全力配合，我們很高興能以我們的專業知識來促進本地學生的技術教育。」
賽靈思亞太區企業方案行銷經理何建德先生表示：「聯合實驗室將成為共和理工學院』以問題為中心』教學理念（problem-based learning）的完美組合。學生能利用業界領先的晶片和軟體工具來實現數位娛樂應用中實際的影音設計專案，從而發展他們的技術。賽靈思作為全球領先的可程式解決方案供應商，致力於以不斷提升的可程式技術要求來培訓新加坡和全亞洲未來的工程師。」
這是繼安富利電子元件部和賽靈思聯合成功舉辦X-Fest全球系列研討會後進行的最新項目。X-Fest全球系列研討會於2007年在中國啟動，並在全亞洲和美國、歐洲的多個城市舉辦。
安富利電子元件部簡介
安富利電子元件部是安富利公司旗下的運營機構。安富利公司(NSYE: AVT) 是財富500強企業，總部位於美國鳳凰城，為全球70多個國家的客戶服務，是全球最大的技術行銷、分銷及服務公司之一，2007財政年度的銷售收入超過156.8億美元。
在全球增長最快的電子市場--亞太地區，安富利電子元件部的地位舉足輕重。公司亞太區總部位於新加坡，在亞洲10個國家設有40多家銷售機構，分銷半導體、互連、無源和機電元件，為原始設備製造商（OEMs）、電子製造服務（EMS）供應商及中小企業等不同客戶服務，提供相關的設計鏈和供應鏈支援。公司網站 http://www.em.avnet.com 。
環球電子元件經銷商安富利公司 (NYSE: AVT) 旗下運營機構安富利電子元件部(Avnet Electronics Marketing)與全球領先的可編程邏輯解決方案提供商賽靈思公司（Xilinx, Inc. (Nasdaq: XLNX)在新加坡的共和理工學院(Republic Polytechnic)設立專門的設計培訓實驗室，為工程專業學生提供動手實驗的機會。
該實驗室由賽靈思公司投入資金，安富利電子元件部委派經驗豐富的應用工程師教授所有培訓課程，包括為學生和客戶每月舉辦的研討會。學生和教職人員將有機會在實驗室接受不同主題的培訓，參加各種主題研討會，包括各種用戶應用的開發和嵌入式系統設計等。
安富利電子元件部亞洲區高級市場部總監黃昌國先生表示：「安富利認為滿足年青人的教育需求不僅要提供技術知識給他們，還要讓他們瞭解如何以創新精神來解決難題也很重要。共和理工學院的實驗室將為學生提供獨特的機會，助其更全面瞭解快速變化的FPGA領域的最新技術創新，讓他們具備必要的實際知識，以`因應未來職業生涯中可能遇到的設計挑戰。」
共和理工學院工程學院院長鄺耀振(Fong Yew Chan)先生表示：「成立共和理工學院-賽靈思可程式邏輯方案實驗室能為教師和學生提供必要的基本知識，作為他們從事激勵人心的開發工作，如數位娛樂系統、可攜式多媒體設備和人機介面的硬體加速等領域開發的基礎。我們希望這個實驗室能成為可程式邏輯方案領域一流的實驗室，在學生、教職員工和業界的共同努力下，創造FPGA創新應用的新局面。」
安富利電子元件部南亞區總裁林國基(Keith Lam)表示：「共和理工學院的技術教育導向，加上策略合作夥伴賽靈思的全力配合，我們很高興能以我們的專業知識來促進本地學生的技術教育。」
賽靈思亞太區企業方案行銷經理何建德先生表示：「聯合實驗室將成為共和理工學院』以問題為中心』教學理念（problem-based learning）的完美組合。學生能利用業界領先的晶片和軟體工具來實現數位娛樂應用中實際的影音設計專案，從而發展他們的技術。賽靈思作為全球領先的可程式解決方案供應商，致力於以不斷提升的可程式技術要求來培訓新加坡和全亞洲未來的工程師。」
這是繼安富利電子元件部和賽靈思聯合成功舉辦X-Fest全球系列研討會後進行的最新項目。X-Fest全球系列研討會於2007年在中國啟動，並在全亞洲和美國、歐洲的多個城市舉辦。
安富利電子元件部簡介
安富利電子元件部是安富利公司旗下的運營機構。安富利公司(NSYE: AVT) 是財富500強企業，總部位於美國鳳凰城，為全球70多個國家的客戶服務，是全球最大的技術行銷、分銷及服務公司之一，2007財政年度的銷售收入超過156.8億美元。
在全球增長最快的電子市場--亞太地區，安富利電子元件部的地位舉足輕重。公司亞太區總部位於新加坡，在亞洲10個國家設有40多家銷售機構，分銷半導體、互連、無源和機電元件，為原始設備製造商（OEMs）、電子製造服務（EMS）供應商及中小企業等不同客戶服務，提供相關的設計鏈和供應鏈支援。公司網站 http://www.em.avnet.com 。
2008年2月18日 星期一
共赴ISSCC，英特爾、太陽微系統、TI展示下一代芯片
舊金山市舉行的國際固態電子電路會議(ISSCC)上，英特爾公司首推全球最大的商用微處理器以及它的最低功耗的x86芯片。然而，由太陽微系統(Sun Microsystems)提供的服務器芯片、德州儀器公司(TI)提供的蜂窩電話處理器芯片將在ISSCC上從兩個前沿側翼包圍英特爾公司。
英特爾公司將描述其Silverthorne x86芯片，該芯片消耗的功率小於2W，功耗大約是英特爾公司最低功耗筆記本電腦芯片功耗的1/5。該公司的目標是讓其客戶採用這種CPU來設計新一代兼容PC的手持設備。
英特爾公司的Silverthorne採用其最新的45nm工藝製成，面積為25平方毫米。它每時鐘週期能夠發出兩條指令並運行在最高2GHz的速度，其中，前側總線能夠實現每秒5.33億次處理。
儘管Silverthorne在降低x86內核功耗上邁出了一大步，但是，它消耗的功率仍然遠遠高於高端蜂窩電話芯片，並且缺乏任何它們的一體化通信電路。Silverthorne是英特爾推出5-6顆芯片組的組成之一，芯片組中還包括Wi-Fi和最終的WiMax芯片，英特爾打算把它集成到所謂的超級移動個人電腦以及移動互聯網設備中。
「這個競爭產品考慮2W的功耗是可笑的，」Forward Concepts公司首席市場觀察員Will Strauss表示，「600mW就是整個蜂窩處理器以及基帶芯片的功率預算。」
也是在ISSCC會議上，TI將展示包含840 MHz ARM11處理器的全系列蜂窩電話芯片，其中，包括作為通信基帶運行在480 MHz的TI C55x DSP內核，以支持最新的—包括HSUPA和WCDMA—蜂窩電話傳輸層設計。
在ISSCC的概要介紹中，TI並未透露該芯片的尺寸以及功耗，然而，它可能比Silverthorne的尺寸和功耗要小得多。該芯片是TI推出的第一款45納米處理器，Strauss透露，那是第一款採用840 MHz ARM11處理器的芯片。
高通公司也瞄準採用其未定的Snapdragon架構來推出一款非常強大的移動系統，據信該芯片以ARM Cortex內核的修改版為基礎。「所有這些公司均瞄準超級移動設備，」Strauss總結說。
在計算機服務器領域，英特爾公司將首次推出一款四核版Itanium服務器CPU，其中，封裝了巨大的20.5億個晶體管，比迄今為止任何商用微處理器改採用的晶體管數還要多，ISSCC組織者如此說。這款稱為Tukwilla的CPU大約有700平方毫米，消耗的功率相當於170W。
在同一ISSCC會議上，太陽系統公司將以首次推出的Rock芯片來抗衡，這種極小(396平方毫米)的服務器CPU封裝了16顆內核，並且是第一種支持原子事務處理——一種新興的並行編程技術——的計算機處理器。Tukwilla和Rock這兩種芯片均採用65納米技術構建。
英特爾公司的Tukwilla運行速度最高為2GHz並封裝了30M高速緩衝存儲器。這是該家族中第一個支持英特爾公司新型 QuickPath處理器互連的CPU。QuickPath是專有的英特爾CPU互連，目的是與AMD提出的HyperTransport互連競爭。它取代了英特爾公司過時的前端總線。
在以前的討論中，英特爾公司高管表示，Tukwilla有望把英特爾公司現有的9000系列Itanium處理器(一款稱為 Montecito的雙核芯片)的性能提高一倍。Tukwilla採用了英特爾公司HyperThreading的改進形式，從而實現了並發多線程，在這種情況下，可以支持每核雙線程。
上述兩公司的新競爭者是太陽公司的、速度直逼2.3GHz的Rock處理器，它是第一款提供事務存儲器硬件支持的商用CPU。此外，眾所周知的原子事務處理功能幾年來一直由研究人員討論，目的是把高度並行程序中的許多事物分組進行有效地處理，與此同時，避免採用目前的、存在複雜性問題的同步以及鎖定機制。
在去年的會談中，領導太陽半導體組的David Yen表示，Rock「將實現若干目前只在學術論文中討論過的現代處理器功能，」他表示，「整個行業一定會對我們在Niagara處理器中實現的新功能叫絕。」
英特爾公司的一位高管去年表示，看來太陽公司可能要採用新的存儲器方法來鏈接Rock CPU，而不是採用直接的處理器-處理器鏈接方法。
Rock處理器瞄準的是處理諸如數據庫處理這樣任務的大型系統的創建。這樣的系統常常把十幾個或甚至幾百個CPU聚集在對稱的多處理架構中。英特爾希望在具有多達128個CPU的系統中採用Tukwilla處理器。
Rick和Tukwilla這兩款芯片均支持雙線程。此外，太陽公司的Rick還能生成多達32條幫助線程，以加速執行。
英特爾公司將描述其Silverthorne x86芯片，該芯片消耗的功率小於2W，功耗大約是英特爾公司最低功耗筆記本電腦芯片功耗的1/5。該公司的目標是讓其客戶採用這種CPU來設計新一代兼容PC的手持設備。
英特爾公司的Silverthorne採用其最新的45nm工藝製成，面積為25平方毫米。它每時鐘週期能夠發出兩條指令並運行在最高2GHz的速度，其中，前側總線能夠實現每秒5.33億次處理。
儘管Silverthorne在降低x86內核功耗上邁出了一大步，但是，它消耗的功率仍然遠遠高於高端蜂窩電話芯片，並且缺乏任何它們的一體化通信電路。Silverthorne是英特爾推出5-6顆芯片組的組成之一，芯片組中還包括Wi-Fi和最終的WiMax芯片，英特爾打算把它集成到所謂的超級移動個人電腦以及移動互聯網設備中。
「這個競爭產品考慮2W的功耗是可笑的，」Forward Concepts公司首席市場觀察員Will Strauss表示，「600mW就是整個蜂窩處理器以及基帶芯片的功率預算。」
也是在ISSCC會議上，TI將展示包含840 MHz ARM11處理器的全系列蜂窩電話芯片，其中，包括作為通信基帶運行在480 MHz的TI C55x DSP內核，以支持最新的—包括HSUPA和WCDMA—蜂窩電話傳輸層設計。
在ISSCC的概要介紹中，TI並未透露該芯片的尺寸以及功耗，然而，它可能比Silverthorne的尺寸和功耗要小得多。該芯片是TI推出的第一款45納米處理器，Strauss透露，那是第一款採用840 MHz ARM11處理器的芯片。
高通公司也瞄準採用其未定的Snapdragon架構來推出一款非常強大的移動系統，據信該芯片以ARM Cortex內核的修改版為基礎。「所有這些公司均瞄準超級移動設備，」Strauss總結說。
在計算機服務器領域，英特爾公司將首次推出一款四核版Itanium服務器CPU，其中，封裝了巨大的20.5億個晶體管，比迄今為止任何商用微處理器改採用的晶體管數還要多，ISSCC組織者如此說。這款稱為Tukwilla的CPU大約有700平方毫米，消耗的功率相當於170W。
在同一ISSCC會議上，太陽系統公司將以首次推出的Rock芯片來抗衡，這種極小(396平方毫米)的服務器CPU封裝了16顆內核，並且是第一種支持原子事務處理——一種新興的並行編程技術——的計算機處理器。Tukwilla和Rock這兩種芯片均採用65納米技術構建。
英特爾公司的Tukwilla運行速度最高為2GHz並封裝了30M高速緩衝存儲器。這是該家族中第一個支持英特爾公司新型 QuickPath處理器互連的CPU。QuickPath是專有的英特爾CPU互連，目的是與AMD提出的HyperTransport互連競爭。它取代了英特爾公司過時的前端總線。
在以前的討論中，英特爾公司高管表示，Tukwilla有望把英特爾公司現有的9000系列Itanium處理器(一款稱為 Montecito的雙核芯片)的性能提高一倍。Tukwilla採用了英特爾公司HyperThreading的改進形式，從而實現了並發多線程，在這種情況下，可以支持每核雙線程。
上述兩公司的新競爭者是太陽公司的、速度直逼2.3GHz的Rock處理器，它是第一款提供事務存儲器硬件支持的商用CPU。此外，眾所周知的原子事務處理功能幾年來一直由研究人員討論，目的是把高度並行程序中的許多事物分組進行有效地處理，與此同時，避免採用目前的、存在複雜性問題的同步以及鎖定機制。
在去年的會談中，領導太陽半導體組的David Yen表示，Rock「將實現若干目前只在學術論文中討論過的現代處理器功能，」他表示，「整個行業一定會對我們在Niagara處理器中實現的新功能叫絕。」
英特爾公司的一位高管去年表示，看來太陽公司可能要採用新的存儲器方法來鏈接Rock CPU，而不是採用直接的處理器-處理器鏈接方法。
Rock處理器瞄準的是處理諸如數據庫處理這樣任務的大型系統的創建。這樣的系統常常把十幾個或甚至幾百個CPU聚集在對稱的多處理架構中。英特爾希望在具有多達128個CPU的系統中採用Tukwilla處理器。
Rick和Tukwilla這兩款芯片均支持雙線程。此外，太陽公司的Rick還能生成多達32條幫助線程，以加速執行。
FPGAs, multi-core, PCIe advance virtual test
At present, forward technology trends bring engineers persistent pressure and challenges. One trend we can see is the proliferation of standards, such as in the wireless communication industry. Many different protocols exist side by side today, but there is no dominant protocol. The challenge for design and test engineers here is that the old approach for test needed a dedicated box for each standard. This worked well when devices had a single protocol and standards lasted for years. Now, devices obviously have more protocols and standards are changing almost every year.
Test instrumentation is thus undergoing a fundamental change-from fixed-functionality stand-alone instruments to flexible software-based modular instrument architecture that can be redefined by the user. Taking advantage of the features of virtual instrumentation, engineers can confront the challenges above effectively. They can use software to develop different codes for diversified protocols, and they can also select specific modules for functionality.
At present, virtual instrumentation is used in all fields of measurement and automation. More and more engineers create high-performance and expandable test systems with the help of virtual instrumentation. A new era of instrumentation is coming.
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